KR20140026150A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20140026150A
KR20140026150A KR20120093182A KR20120093182A KR20140026150A KR 20140026150 A KR20140026150 A KR 20140026150A KR 20120093182 A KR20120093182 A KR 20120093182A KR 20120093182 A KR20120093182 A KR 20120093182A KR 20140026150 A KR20140026150 A KR 20140026150A
Authority
KR
South Korea
Prior art keywords
program
memory cells
reference voltage
erase
state
Prior art date
Application number
KR20120093182A
Other languages
English (en)
Other versions
KR102009435B1 (ko
Inventor
김세현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120093182A priority Critical patent/KR102009435B1/ko
Priority to US13/717,285 priority patent/US9123440B2/en
Publication of KR20140026150A publication Critical patent/KR20140026150A/ko
Application granted granted Critical
Publication of KR102009435B1 publication Critical patent/KR102009435B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들이 제 1 기준 전압보다 낮은 소거 상태 및 제 1 기준 전압보다 높은 복수의 프로그램 상태들을 가질 때, 메모리 셀들이 제 2 기준 전압보다 낮은 소프트 소거 상태를 갖도록 소거 동작을 수행하고, 메모리 셀들 각각이 소프트 소거 상태 또는 제 2 기준 전압보다 높은 하나의 프로그램 상태를 갖도록 프로그램 동작을 수행하는 것을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치, 예를 들면 플래시 메모리 장치의 메모리 셀 어레이는 프로그램 동작 및 소거 동작 시에 고전압이 인가된다. 때문에, 반도체 메모리 장치의 메모리 셀 어레이는 프로그램 소거 사이클(Program/Erase cycle)이 증가함에 따라 점차적으로 열화된다. 메모리 셀 어레이가 열화될수록, 그것에 저장된 데이터의 신뢰성은 떨어진다. 이는, 반도체 메모리 장치의 신뢰성 저하를 야기한다.
본 발명의 실시 예는 반도체 메모리 장치의 열화를 방지하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들이 제 1 기준 전압보다 낮은 소거 상태 및 상기 제 1 기준 전압보다 높은 복수의 프로그램 상태들을 가질 때, 소거 요청에 응답하여 상기 메모리 셀들이 제 2 기준 전압보다 낮은 소프트 소거 상태를 갖도록 소거 동작을 수행하고; 프로그램 요청에 응답하여, 상기 메모리 셀들 각각이 상기 소프트 소거 상태 또는 상기 제 2 기준 전압보다 높은 하나의 프로그램 상태를 갖도록 프로그램 동작을 수행하는 것을 포함하되, 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 높다. 상기 메모리 셀들은 하나의 워드 라인에 연결된 메모리 셀들을 의미할 것이다. 이때, 상기 소거 동작 전에 상기 메모리 셀들 각각은 멀티 비트들을 저장하고, 상기 프로그램 동작에 따라 상기 메모리 셀들 각각은 싱글 비트를 저장할 것이다.
실시 예로서, 상기 제 2 기준 전압은 상기 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압보다 높거나 같을 수 있다.
실시 예로서, 상기 복수의 프로그램 상태들 중 어느 하나는 상기 복수의 프로그램 상태들 중 가장 낮은 프로그램 상태에 해당할 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 제 1 기준 전압보다 낮은 소거 상태 및 상기 제 1 기준 전압보다 높은 복수의 프로그램 상태들을 가지는 메모리 셀들; 및 소거 요청에 응답하여 상기 메모리 셀들이 제 2 기준 전압보다 낮은 소프트 소거 상태를 갖도록 소거 동작을 수행하고, 프로그램 요청에 응답하여 상기 메모리 셀들이 상기 소프트 소거 상태 및 상기 제 2 기준 전압보다 높은 하나의 프로그램 상태를 갖도록 프로그램 동작을 수행하도록 구성되는 주변 회로를 포함한다. 이때, 상기 제 2 기준 전압은 상기 제 1 기준 전압보다 높다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들이 소거 상태 및 복수의 프로그램 상태들을 갖도록 상기 메모리 셀들을 프로그램하고; 소거 요청에 응답하여, 상기 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압보다 높거나 같은 기준 전압을 이용하여 상기 메모리 셀들에 대한 소거 동작을 수행하는 것을 포함한다.
실시 예로서, 상기 소거 동작에 따라 상기 메모리 셀들은 상기 기준 전압보다 낮은 소프트 소거 상태의 문턱 전압들을 갖되, 상기 동작 방법은 프로그램 요청에 응답하여 상기 메모리 셀들이 상기 소프트 소거 상태 및 상기 기준 전압보다 높은 하나의 프로그램 상태를 갖도록 프로그램 동작을 수행하는 것을 더 포함할 수 있다.
실시 예로서, 상기 프로그램하는 것은 상기 메모리 셀들이 상기 소거 상태 및 제 1 내지 제 3 프로그램 상태들을 갖도록 프로그램하는 것을 포함하되, 상기 제 1 프로그램 상태는 상기 제 1 내지 제 3 프로그램 상태들 중 가장 낮은 문턱 전압에 대응하고, 상기 제 3 프로그램 상태는 상기 제 1 내지 제 3 프로그램 상태들 중 가장 높은 문턱 전압에 대응할 수 있다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치의 열화가 방지된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 3은 메모리 셀들에 대한 최하위 비트 프로그램 동작 및 최상위 비트 프로그램 동작 시에 메모리 셀들의 문턱 전압 산포의 변화를 보여주는 다이어그램이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 도 4의 동작 방법에 따라 메모리 셀들의 문턱 전압 산포가 변경되는 과정을 보여주는 다이어그램이다.
도 6은 반도체 메모리 장치의 소거 동작 방법을 보여주는 순서도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 예시적인 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)로 정의될 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동하도록 구성된다. 주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 제어 로직(124)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 하나의 메모리 블록에 연결되는 행 라인들(RL)은 드레인 선택 라인, 워드 라인들, 및 소스 선택 라인을 포함한다. 어드레스 디코더(121)는 제어 로직(124)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 워드 라인들 중 하나를 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 요청 또는 프로그램 요청 시에, 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 제공할 것이다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 요청 시에, 어드레스(ADDR)는 블록 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(124)의 제어에 응답하여 동작한다. 예시적인 실시 예로서, 전압 발생기(122)는 복수의 펌핑 커패시터들을 포함하고, 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 발생할 수 있다. 발생된 복수의 전압들은 어드레스 디코더(121)에 제공된다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 제어 로직(124)의 제어에 응답하여 동작한다.
프로그램 및 읽기 시에, 읽기 및 쓰기 회로(123)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(122)는 프로그램될 데이터(DATA)를 수신한다. 그리고, 읽기 및 쓰기 회로(122)는 어드레스 디코더(121)에 의해 선택된 워드 라인에 프로그램 펄스가 인가될 때마다 수신된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터(DATA)는 선택된 워드 라인의 메모리 셀들에 프로그램된다. 읽기 시에, 읽기 및 쓰기 회로(122)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 워드 라인의 메모리 셀들로부터 데이터를 읽고, 읽어진 데이터(DATA)를 출력한다. 소거 시에, 읽기 및 쓰기 회로(122)는, 예를 들면 비트 라인들(BL)을 플로팅시킨다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(124)은 어드레스 디코더(121), 전압 발생기(122) 및 읽기 및 쓰기 회로(123)에 연결된다. 제어 로직(124)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(124)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(124) 및 어드레스 디코더(121)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(123)에 전달하고, 읽기 및 쓰기 회로(123)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 2를 참조하면, 제 1 메모리 블록(BLK1)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(122, 도 1 참조)에 연결된다. 제 1 메모리 블록(BLK1)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)을 통해 어드레스 디코더(121, 도 1 참조)에 연결된다. 도 2의 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다.
제 1 메모리 블록(BLK1)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 각 셀 스트링은 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터(SST), 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결되는 제 1 내지 제 n 메모리 셀들(M1~Mn), 그리고 드레인 선택 라인(DSL)에 연결되는 드레인 선택 트랜지스터(DST)를 포함한다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 소스 단은 공통 소스 라인(CSL)과 연결된다. 각 셀 스트링의 드레인 선택 트랜지스터(DST)의 드레인 단은 대응하는 비트 라인에 연결된다.
하나의 워드 라인에 연결된 메모리 셀들은 적어도 하나의 페이지를 구성한다. 메모리 셀이 싱글 레벨 셀일 때, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 메모리 셀이 멀티 레벨 셀일 때, 하나의 워드 라인에 연결된 메모리 셀들은 복수의 페이지들을 구성한다.
도 1의 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 도 2를 참조하여 설명된 제 1 메모리 블록(BLK1)과 마찬가지로 구성된다.
도 3은 메모리 셀들에 대한 최하위 비트(LSB) 프로그램 동작 및 최상위 비트(MSB) 프로그램 동작 시에 메모리 셀들의 문턱 전압 산포의 변화를 보여주는 다이어그램이다. 도 3에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 3을 참조하면, 메모리 셀들이 소거 상태(E)를 가질 때, 메모리 셀들의 문턱 전압은 제 1 기준 전압(Vref1)보다 작다. 이때, 제 1 기준 전압(Vref1)은 0V 보다 낮은 전압이다.
최하위 비트(Least Significant Bit, LSB) 프로그램 동작 시에, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 또는 제 0 프로그램 상태(P0)를 갖도록 프로그램된다. 프로그램될 데이터(DATA, 도 1 참조)에 따라, 데이터 "1"이 저장될 메모리 셀들이 소거 상태(E)를 그대로 유지하고 데이터 "0"이 저장될 메모리 셀들이 제 0 프로그램 상태(P0)를 갖도록, 주변 회로(120, 도 1 참조)는 프로그램 동작을 수행한다. 최하위 비트 프로그램 동작 시에, 제 0 프로그램 상태(P0)를 위해 제 0 검증 전압(Vr0)이 사용된다.
프로그램 동작은 선택된 워드 라인에 프로그램 펄스를 인가하여 프로그램될 메모리 셀들(예를 들면, Po의 메모리 셀들)의 문턱 전압들을 상승시키고, 프로그램될 메모리 셀들의 문턱 전압들이 검증 전압(예를 들면, Vr0)보다 높아졌는지 여부를 검증하고, 검증 결과에 따라 상승된 프로그램 펄스를 이용하여 프로그램될 메모리 셀들의 문턱 전압들을 더 상승시키는 과정을 포함한다. 프로그램 펄스가 인가될 때, 프로그램 금지된 메모리 셀들(예를 들면, E의 메모리 셀들)에 대응하는 비트 라인들에는 프로그램 금지를 위한 전원 전압이 인가되고, 프로그램될 메모리 셀들에 대응하는 비트 라인들에는 접지 전압이 인가될 것이다.
최하위 비트(LSB) 프로그램 동작 후에, 최상위 비트(Most Significant Bit, MSB) 프로그램 동작이 수행된다. 소거 상태(E)의 메모리 셀들은 소거 상태(E) 또는 제 1 프로그램 상태(P1)를 갖도록 프로그램될 수 있다. 제 0 프로그램 상태(P0)의 메모리 셀들은 제 2 프로그램 상태(P2) 또는 제 3 프로그램 상태(P3)를 갖도록 프로그램된다. 최상위 비트 프로그램 동작 시에, 제 1 프로그램 상태(P1)를 위해 제 1 검증 전압(Vr1)이 사용되고, 제 2 프로그램 상태(P2)를 위해 제 2 검증 전압(Vr2)이 사용되고, 제 3 프로그램 상태(P3)를 위해 제 3 검증 전압(Vr3)이 사용된다.
예시적인 실시 예로서, 소거 상태(E)는 데이터 "11"에 대응되고, 제 1 프로그램 상태(P1)는 데이터 "01"에 대응되고, 제 2 프로그램 상태(P2)는 데이터 "00"에 대응되고, 제 3 프로그램 상태(P3)는 데이터 "10"에 대응될 수 있다. 데이터 "11", "01", "00" 및 "10"의 최하위 비트들은 각각 "1", "1", "0" 및 "0"이다. 데이터 "11", "01", "00" 및 "10"의 최상위 비트들은 각각 "1", "0", "0" 및 "1"이다.
이상 도 3을 참조한 설명과 같이, 메모리 셀들의 문턱 전압 산포를 변경함으로써 메모리 셀 당 저장되는 비트 수가 조절될 수 있다. 예를 들면, 메모리 셀 당 복수의 비트들이 저장되거나, 메모리 셀 당 싱글 비트가 저장될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 5는 도 4의 동작 방법에 따라 메모리 셀들의 문턱 전압 산포가 변경되는 과정을 보여주는 다이어그램이다. 도 6은 반도체 메모리 장치(100)의 소거 동작 방법을 보여주는 순서도이다.
먼저 도 4 및 도 5의 (a)를 참조하면, S110단계에서, 메모리 셀들은 제 1 기준 전압(Vref1)보다 낮은 소거 상태(E) 및 제 1 기준 전압(Vref1)보다 높은 제 1 내지 제 3 프로그램 상태들(P1~P3)을 갖도록 프로그램된다. 즉, 메모리 셀들 각각에는 2 비트들이 저장된다.
S120단계에서, 메모리 셀들이 제 2 기준 전압보다 낮은 소프트 소거 상태를 갖도록 소거 동작이 수행된다. 이때, 제 2 기준 전압(Vref2)은 제 1 기준 전압(Vref1)보다 높다.
본 발명의 실시 예에 따르면, 멀티 레벨 셀에 대한 소거 동작은 상대적으로 높은 기준 전압(Vref2)을 이용하여 수행된다. 도 5의 (b)를 참조하면, 소프트 소거 상태(SE)는 제 2 기준 전압(Vref2)보다 낮다. 예시적인 실시 예로서, 제 2 기준 전압(Vref2)은 제 1 프로그램 상태(P1)에 대응하는 문턱 전압, 예를 들면 최대 문턱 전압보다 높거나 같을 수 있다. 즉, 제 2 기준 전압(Vref2)보다 낮은 문턱 전압들을 갖는 메모리 셀들은 데이터를 저장하지 않는 메모리 셀들로 정의된다. 소프트 소거 상태(SE)의 메모리 셀들 중 제 1 및 제 2 기준 전압들(Vref1, Vref2) 사이의 문턱 전압을 갖는 메모리 셀들은 메모리 셀들 각각에 2 비트들이 저장될 때와 다르게, 데이터를 저장하지 않는 메모리 셀들로 정의된다.
제 2 기준 전압(Vref2)은 상대적으로 높다. 메모리 셀 어레이(110)의 벌크 영역에 인가되는 소거 펄스들의 수는 제 1 기준 전압(Vref1)이 사용되는 경우와 비교할 때 감소할 수 있다. 또한, 소거 펄스들의 레벨이 감소할 수 있다. 따라서, 메모리 셀 어레이(110)의 열화 현상은 감소한다.
소거 동작의 과정을 좀 더 구체적으로 설명하면 다음과 같다.
도 6을 참조하면, 소거 동작 시에, 먼저 선택된 메모리 블록의 벌크 영역에 소거 펄스가 인가된다(S210). 이때, 선택된 메모리 블록에 연결된 워드 라인들에 접지 전압이 인가될 수 있다. 이에 따라, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱 전압들은 낮아진다.
이어서 소거 검증이 수행된다(S210). 예시적인 실시 예로서, 제 2 기준 전압(Vref2)을 이용하거나, 제 2 기준 전압(Vref2)보다 낮은 소거 검증 전압(Vev)을 이용하여 소거 검증이 수행된다.
이하, 설명의 편의를 위해, 소거 검증 전압(Vev)을 이용하여 소거 검증이 수행된다고 가정한다. 소거 검증 시에, 비트 라인들(BL1~BLm, 도 2 참조)이 프리차지되고, 워드 라인들(WL1~WLn, 도 2 참조)에 소거 검증 전압(Vev)이 인가되고, 선택 라인들(SSL, DSL, 도 2 참조)에 전원 전압이 인가된다. 선택 트랜지스터들(SST, DST)은 턴온된다. 하나의 스트링(예를 들면, CS1)에 포함된 메모리 셀들(예를 들면, M1~Mn)이 모두 턴온될 때, 해당 비트 라인에 프리차지된 전하들이 공통 소스 라인(CSL, 도 2 참조)으로 방출될 것이다. 하나의 스트링에 포함된 메모리 셀들 중 적어도 하나가 턴 오프될 때, 해당 비트 라인에 프리차지된 전하들은 공통 소스 라인(CSL)으로 방출되지 않는다. 이때, 해당 비트 라인들의 전압 변화를 감지함으로써 하나의 스트링에 포함된 메모리 셀들의 문턱 전압들이 판별될 수 있다.
S230에서, 소거 검증 결과가 패스이면 S250단계가 수행된다. 소거 검증 결과가 페일이면 S240단계가 수행된다. 예를 들면 메모리 셀들 모두가 소거 검증 전압(Vev)보다 낮은 문턱 전압들을 가질 때 S250단계가 수행된다. 적어도 하나의 메모리 셀이 소거 검증 전압(Vev)보다 높은 문턱 전압을 가질 때, S240단계가 수행된다.
S240단계에서, 소거 펄스가 상승한다. 이후에 S210단계가 재수행될 때 상승된 소거 펄스가 벌크 영역에 인가될 것이다.
S210단계 내지 S240단계에 따라, 메모리 셀들은 소거 검증 전압(Vev)보다 낮은 문턱 전압들을 갖는다.
S250단계에서, 선택된 메모리 블록의 메모리 셀들에 대한 소프트 프로그램이 수행된다. 선택된 메모리 블록의 워드 라인들(WL1~WLn)에 프로그램 펄스가 인가될 것이다. 비트 라인들(BL1~BLm)에는 접지 전압이 제공되고, 드레인 선택 라인(DSL)에 전원 전압이 제공되어 비트 라인들(BL1~BLm)의 전압들이 각각 셀 스트링(CS1~CSm)의 채널들에 전달될 것이다. 이러한 과정에 따라, 선택된 메모리 블록의 메모리 셀들의 문턱 전압들은 소폭 상승한다.
소프트 프로그램에 사용되는 프로그램 펄스는 데이터 저장을 위한 프로그램 동작 시에 사용되는 프로그램 펄스보다 낮다. 따라서, 소포트 프로그램 시에 선택된 메모리 블록의 메모리 셀들의 문턱 전압들의 증가량은 일반적인 프로그램 동작보다 적다.
S260단계에서, 소프트 프로그램 검증이 수행된다. 소프트 프로그램 검증은 제 2 기준 전압(Vref2)을 이용하여 수행된다. 먼저 비트 라인들(BL1~BLm)이 프리차지되고, 워드 라인들(WL1~WLn)에 제 2 기준 전압(Vref2)이 인가된다. 선택 라인들(SSL, DSL)에는 전원 전압이 인가되어 선택 트랜지스터들(SST, DST)은 턴온된다. 하나의 스트링(예를 들면, CS1)에 포함된 메모리 셀들(예를 들면, M1~Mn)이 모두 턴온될 때, 해당 비트 라인에 프리차지된 전하들이 공통 소스 라인(CSL)으로 방출될 것이다. 하나의 스트링에 포함된 메모리 셀들 중 적어도 하나가 턴 오프될 때, 해당 비트 라인에 프리차지된 전하들은 공통 소스 라인(CSL)으로 방출되지 않는다. 이러한 비트 라인들(BL1~BLm) 각각의 전압 변화를 감지하여, 각 셀 스트링의 메모리 셀들이 제 2 기준 전압(Vref2)보다 낮은 문턱 전압들을 갖는지 또는 각 셀 스트링의 메모리 셀들 중 적어도 하나는 제 2 기준 전압(Vref2)보다 높은 문턱 전압을 갖는지 판별된다.
S270단계에서, 소프트 프로그램 검증 결과가 패스이면 프로그램 동작은 종료된다. 소프트 프로그램 검증 결과가 페일이면 프로그램 펄스를 상승시키고(S280) 상승된 프로그램 펄스를 이용하여 S250단계가 재수행된다.
예시적인 실시 예로서, 선택된 메모리 블록의 메모리 셀들 중 적어도 하나가 제 2 기준 전압(Vref2)보다 높은 문턱 전압을 가질 때, 프로그램 동작이 종료된다. 좀 더 구체적으로, 선택된 메모리 블록의 메모리 셀들 중 적어도 하나가 턴 오프되는 경우, 해당 스트링에 연결된 비트 라인의 전압은 감소하지 않는다. 소프트 프로그램 검증 결과, 전압이 감소하지 않는 비트 라인이 적어도 하나 존재하는 경우, 소프트 프로그램 동작이 종료된다.
예시적인 실시 예로서, 선택된 메모리 블록의 모든 메모리 셀들이 제 2 기준 전압(Vref2)보다 낮은 문턱 전압을 가질 때, S280단계가 수행된다.
한편, 도 6을 참조하여 설명된 소거 동작은 예시적인 것으로서, 본 발명의 기술적 사상은 여기에 한정되지 않음이 이해될 것이다. 소거 동작을 수행하는 방법은 다양한 변경이 가능하다. 예를 들면, 도 6을 참조하여 설명된 소프트 프로그램 및 소프트 프로그램 검증은 생략될 수 있다.
다시 도 4를 참조하면, S130단계에서, 메모리 셀들이 소프트 소거 상태 및 제 2 기준 전압(Vref2)보다 높은 프로그램 상태를 갖도록 프로그램 동작이 수행된다. 도 5의 (c)를 참조하면, 소프트 소거 상태(SE)의 메모리 셀들은 소프트 소거 상태(SE)로서 유지되거나, 제 4 프로그램 상태(P4)로 프로그램된다. 즉, 메모리 셀들 각각은 2개의 상태들 중 어느 하나를 갖도록 프로그램되어 1 비트를 저장한다.
예시적인 실시 예로서, S120단계 후 S130단계 전에 제어 로직(124)은 외부로부터 메모리 셀 어레이(110)의 메모리 셀을 싱글 레벨 셀로 설정하기 위한 제어 신호를 수신할 수 있다. 이러한 제어 신호에 응답하여, 메모리 셀 어레이(110)의 메모리 셀은 S130단계에서 설명된 바와 같이 싱글 레벨 셀로서 사용될 것이다.
본 발명의 실시 예에 따르면, 멀티 레벨 셀은 싱글 레벨 셀로 전환된다. 멀티 레벨 셀에 대한 소거 동작은 상대적으로 높은 기준 전압(Vref2)을 이용하여 수행된다. 메모리 셀 어레이(110)의 벌크 영역에 소거 펄스들이 인가되는 횟수, 그리고 소거 펄스들의 레벨은 감소할 수 있다. 따라서, 메모리 셀 어레이(110)의 열화 현상은 감소한다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 전압 발생기
123: 읽기 및 쓰기 회로
124: 제어 로직
Vref1: 제 1 기준 전압
Vref2: 제 2 기준 전압

Claims (13)

  1. 메모리 셀들이 제 1 기준 전압보다 낮은 소거 상태 및 상기 제 1 기준 전압보다 높은 복수의 프로그램 상태들을 가질 때, 소거 요청에 응답하여 상기 메모리 셀들이 제 2 기준 전압보다 낮은 소프트 소거 상태를 갖도록 소거 동작을 수행하고;
    프로그램 요청에 응답하여, 상기 메모리 셀들 각각이 상기 소프트 소거 상태 또는 상기 제 2 기준 전압보다 높은 하나의 프로그램 상태를 갖도록 프로그램 동작을 수행하는 것을 포함하되,
    상기 제 2 기준 전압은 상기 제 1 기준 전압보다 높은 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 소거 동작 전에 상기 메모리 셀들 각각은 멀티 비트들을 저장하고,
    상기 프로그램 동작에 따라 상기 메모리 셀들 각각은 싱글 비트를 저장하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 제 2 기준 전압은 상기 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압보다 높거나 같은 동작 방법.
  4. 제 3 항에 있어서,
    상기 복수의 프로그램 상태들 중 어느 하나는 상기 복수의 프로그램 상태들 중 가장 낮은 프로그램 상태에 해당하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 제 2 기준 전압은 접지 전압보다 높은 동작 방법.
  6. 제 1 기준 전압보다 낮은 소거 상태 및 상기 제 1 기준 전압보다 높은 복수의 프로그램 상태들을 가지는 메모리 셀들; 및
    소거 요청에 응답하여 상기 메모리 셀들이 제 2 기준 전압보다 낮은 소프트 소거 상태를 갖도록 소거 동작을 수행하고, 프로그램 요청에 응답하여 상기 메모리 셀들이 상기 소프트 소거 상태 및 상기 제 2 기준 전압보다 높은 하나의 프로그램 상태를 갖도록 프로그램 동작을 수행하도록 구성되는 주변 회로를 포함하되,
    상기 제 2 기준 전압은 상기 제 1 기준 전압보다 높은 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 소거 동작 전에 상기 메모리 셀들 각각은 멀티 비트들을 저장하고,
    상기 프로그램 동작에 따라 상기 메모리 셀들 각각은 싱글 비트를 저장하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 2 기준 전압은 상기 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압보다 높거나 같은 반도체 메모리 장치.
  9. 메모리 셀들이 소거 상태 및 복수의 프로그램 상태들을 갖도록 상기 메모리 셀들을 프로그램하고;
    소거 요청에 응답하여, 상기 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압보다 높거나 같은 기준 전압을 이용하여 상기 메모리 셀들에 대한 소거 동작을 수행하는 것을 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 소거 동작에 따라 상기 메모리 셀들은 상기 기준 전압보다 낮은 소프트 소거 상태의 문턱 전압들을 갖되,
    프로그램 요청에 응답하여, 상기 메모리 셀들이 상기 소프트 소거 상태 및 상기 기준 전압보다 높은 하나의 프로그램 상태를 갖도록 프로그램 동작을 수행하는 것을 더 포함하는 동작 방법.
  11. 제 10 항에 있어서,
    상기 소거 동작 전에 상기 메모리 셀들 각각은 멀티 비트들을 저장하고,
    상기 소거 동작 후의 상기 프로그램 동작에 따라 상기 메모리 셀들 각각은 싱글 비트를 저장하는 동작 방법.
  12. 제 9 항에 있어서,
    상기 복수의 프로그램 상태들 중 어느 하나는 상기 복수의 프로그램 상태들 중 가장 낮은 프로그램 상태에 해당하는 동작 방법.
  13. 제 9 항에 있어서,
    상기 프로그램하는 것은 상기 메모리 셀들이 상기 소거 상태 및 제 1 내지 제 3 프로그램 상태들을 갖도록 프로그램하는 것을 포함하되,
    상기 제 1 프로그램 상태는 상기 제 1 내지 제 3 프로그램 상태들 중 가장 낮은 문턱 전압에 대응하고, 상기 제 3 프로그램 상태는 상기 제 1 내지 제 3 프로그램 상태들 중 가장 높은 문턱 전압에 대응하는 동작 방법.
KR1020120093182A 2012-08-24 2012-08-24 반도체 메모리 장치 및 그것의 동작 방법 KR102009435B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120093182A KR102009435B1 (ko) 2012-08-24 2012-08-24 반도체 메모리 장치 및 그것의 동작 방법
US13/717,285 US9123440B2 (en) 2012-08-24 2012-12-17 Non-volatile semiconductor memory device and method of improving reliability using soft erasing operations

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120093182A KR102009435B1 (ko) 2012-08-24 2012-08-24 반도체 메모리 장치 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20140026150A true KR20140026150A (ko) 2014-03-05
KR102009435B1 KR102009435B1 (ko) 2019-08-12

Family

ID=50147904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120093182A KR102009435B1 (ko) 2012-08-24 2012-08-24 반도체 메모리 장치 및 그것의 동작 방법

Country Status (2)

Country Link
US (1) US9123440B2 (ko)
KR (1) KR102009435B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031086B2 (en) 2019-10-02 2021-06-08 SK Hynix Inc. Semiconductor memory and operating method thereof
US11372551B2 (en) * 2019-08-01 2022-06-28 Samsung Electronics Co., Ltd. Memory controllers for performing state shaping operation, memory systems including the memory controllers, and methods of operating the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108538331B (zh) * 2017-03-06 2022-04-19 桑迪士克科技有限责任公司 存储器中的第一读取对策
US10892025B2 (en) 2019-06-13 2021-01-12 Western Digital Technologies, Inc. Soft erase and programming of nonvolatile memory
US11211140B1 (en) * 2019-09-24 2021-12-28 Facebook Technologies, Llc Device authentication based on inconsistent responses
CN113611346A (zh) * 2021-06-25 2021-11-05 珠海博雅科技有限公司 存储装置及其阈值电压调节方法和存储控制方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3709126B2 (ja) * 2000-07-05 2005-10-19 シャープ株式会社 不揮発性半導体メモリ装置の消去方法
KR20080113918A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법
KR20100089111A (ko) * 2005-12-09 2010-08-11 마이크론 테크놀로지, 인크. 다중 레벨 셀 비휘발성 메모리 디바이스에서의 단일 레벨 셀 프로그래밍
KR20110106874A (ko) * 2008-12-11 2011-09-29 샌디스크 코포레이션 메모리에 대한 적응적 소거 및 소프트 프로그래밍
KR20120121169A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 장치의 동작 방법
US8407400B2 (en) * 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090193184A1 (en) * 2003-12-02 2009-07-30 Super Talent Electronics Inc. Hybrid 2-Level Mapping Tables for Hybrid Block- and Page-Mode Flash-Memory System
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR101021701B1 (ko) 2009-06-17 2011-03-15 한양대학교 산학협력단 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3709126B2 (ja) * 2000-07-05 2005-10-19 シャープ株式会社 不揮発性半導体メモリ装置の消去方法
KR20100089111A (ko) * 2005-12-09 2010-08-11 마이크론 테크놀로지, 인크. 다중 레벨 셀 비휘발성 메모리 디바이스에서의 단일 레벨 셀 프로그래밍
KR20080113918A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 멀티 레벨 셀 플래시 메모리소자의 프로그램 방법
US8407400B2 (en) * 2008-11-12 2013-03-26 Micron Technology, Inc. Dynamic SLC/MLC blocks allocations for non-volatile memory
KR20110106874A (ko) * 2008-12-11 2011-09-29 샌디스크 코포레이션 메모리에 대한 적응적 소거 및 소프트 프로그래밍
KR20120121169A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 장치의 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11372551B2 (en) * 2019-08-01 2022-06-28 Samsung Electronics Co., Ltd. Memory controllers for performing state shaping operation, memory systems including the memory controllers, and methods of operating the same
US11031086B2 (en) 2019-10-02 2021-06-08 SK Hynix Inc. Semiconductor memory and operating method thereof

Also Published As

Publication number Publication date
US20140056091A1 (en) 2014-02-27
KR102009435B1 (ko) 2019-08-12
US9123440B2 (en) 2015-09-01

Similar Documents

Publication Publication Date Title
US10163523B2 (en) Semiconductor device and operating method thereof
CN107017027B (zh) 非易失性存储器设备和操作非易失性存储器设备的方法
KR100721012B1 (ko) 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
KR101434399B1 (ko) 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
US8004898B2 (en) Nonvolatile memory device, program method thereof, and memory system including the same
US9343161B2 (en) Semiconductor memory device and methods of operating the same
KR102009435B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US9613703B2 (en) Semiconductor memory device
US8854894B2 (en) Semiconductor memory device and program method thereof
US9293211B2 (en) Semiconductor device and method of operating the same
US20140036598A1 (en) Semiconductor memory device and operating method thereof
KR20180082830A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20100033816A (ko) 비휘발성 메모리 장치의 프로그램 방법
KR101185552B1 (ko) 비휘발성 메모리 및 그 검증 방법
KR102040904B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR101435889B1 (ko) 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
KR20150034552A (ko) 반도체 메모리 장치 및 그것의 동작 방법
JP2012198965A (ja) 不揮発性半導体記憶装置
KR102618315B1 (ko) 반도체 장치, 메모리 시스템 및 그 동작 방법
JP2010218623A (ja) 不揮発性半導体記憶装置
KR20140104730A (ko) 반도체 메모리 장치 및 그것의 쓰기 방법
US8873300B2 (en) Semiconductor memory device and method of operating the same
US9147479B2 (en) Memory system and method for operating the same
JP2009015977A (ja) 不揮発性半導体メモリとそれを用いた記憶装置
US20230152982A1 (en) Memory device for individually applying voltages to word lines adjacent to selected word line, and operating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant