CN113611346A - 存储装置及其阈值电压调节方法和存储控制方法 - Google Patents

存储装置及其阈值电压调节方法和存储控制方法 Download PDF

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CN113611346A CN202110709541.1A CN202110709541A CN113611346A CN 113611346 A CN113611346 A CN 113611346A CN 202110709541 A CN202110709541 A CN 202110709541A CN 113611346 A CN113611346 A CN 113611346A
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Abstract

本申请公开了一种存储装置及其阈值电压调节方法和存储控制方法。该存储装置包括：多个存储单元，多个存储单元排列成阵列且分别包括存储晶体管；多条字线，同一行存储单元的存储晶体管的栅极连接至多条字线的同一条字线；多条位线，同一列存储单元的存储晶体管的漏极连接至多条位线的同一条位线；多条第一连接线，同一列存储单元的存储晶体管的浅P阱区连接至同一条第一连接线；以及多条第二连接线，同一列存储单元的存储晶体管的深N阱区连接至同一条第二连接线。该存储装置针对存内计算优化了器件结构，不仅可以减少存储单元的晶体管数量以减小芯片尺寸，而且可以精确调节存储晶体管的阈值电压以提高计算准确性和可靠性。

Description

存储装置及其阈值电压调节方法和存储控制方法
技术领域
本发明涉及半导体技术领域，具体地，涉及存储装置及其阈值电压调节方法和存储控制方法。
背景技术
深度学习技术的发展极大地推动了人工智能的突破发展，带来了前所未有的人工智能商业化和全球化浪潮。数据、算力和算法是人工智能相关产业的三要素。机器依赖高效的模型算法进行大量数据训练，其背后需要具备高性能算力作为支撑。其中，算力通常是以芯片为载体，成熟的算力载体如CPU(Central Processing Unit，中央处理器)，DSP(Digital Signal Processing，数字信号处理)，GPU(Graphics Processing Unit，图形处理器)。
在人工智能领域，其算力载体为神经网络处理器(NPU，Neural-networkProcessing Unit)。在深度学习技术中，其通过卷积神经网络存储大量参数并进行相关计算，该卷积神经网络通常需要存储十几兆甚至上百兆的参数，并且要进行几十亿甚至上百亿的MAC(Multiply and Accumulate，乘加)计算。
GPU为现阶段实现人工智能算力的最佳选择。然而，GPU在执行MAC计算的过程中，从存储器(DRAM、SRAM)中频繁存取数据，这导致大部分的能量消耗在存储器的存取上，其能量消耗是几十倍甚至上百倍于实现MAC计算的逻辑电路消耗的能量。GPU对存储器的频繁访问导致的能量浪费，称之为“存储墙”。
为了解决人工智能算法中存储墙的问题，已经提出采用“存内计算”(也有称为“存算一体”、“存算融合”)的技术方案。有别于GPU、NPU在存储外部完成MAC计算，存内计算方案中采用的存储器不仅存储数据，而且存储权重(矩阵参数)和执行MAC计算，只有计算结果被输出，从而可以避免计算过程中频繁读取参数而消耗的能量。在存内计算方案中采用的存储器为非易失性存储器(NVM:Non-Volatile Memory)”，例如，RRAM、MRAM、NOR-FLASH、NAND-FLASH等。相对而言，NOR-FLASH存储器不仅工艺成熟，而且适合嵌入式芯片，因而已经认为是存内计算方案中优选的存储器类型。
期待在用于存储数据的存储器的基础上进一步改进器件结构，以获得针对于存内计算方案优化的存储装置，以及减小芯片尺寸和提高计算可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供存储装置及其阈值电压调节方法和存储控制方法，针对存内计算进行优化以减小芯片尺寸以及提高计算准确性和可靠性。
根据本发明的第一方面，提供一种存储装置，包括：多个存储单元，所述多个存储单元排列成阵列且分别包括存储晶体管，所述存储晶体管包括源极、漏极和栅极、以及在衬底中形成的深N阱区和在所述深N阱区中形成的浅P阱区；多条字线，所述多个存储单元的同一行存储单元的存储晶体管的栅极连接至所述多条字线的同一条字线；多条位线，所述多个存储单元的同一列存储单元的存储晶体管的漏极连接至所述多条位线的同一条位线；多条第一连接线，所述多个存储单元的同一列存储单元的存储晶体管的浅P阱区连接至所述多条第一连接线的同一条第一连接线；以及多条第二连接线，所述多个存储单元的同一列存储单元的存储晶体管的深N阱区连接至所述多条第二连接线的同一条第二连接线。
可选地，所述存储晶体管包括电荷存储层，在所述电荷存储层中未注入电荷时为第一阈值电压，在所述电荷存储层中注入电荷时为第二阈值电压，所述第一阈值电压和所述第二阈值电压均大于0V，且所述第二阈值电压大于所述第一阈值电压。
可选地，在读取操作中，所述多个存储单元中选定列的存储晶体管的所述浅P阱区和所述深N阱区接地，所述多个存储单元中未选定列的存储晶体管的所述浅P阱区和所述深N阱区浮置或接地。
可选地，在读取操作中，所述多个存储单元中选定列的选定存储单元的存储晶体管的栅极经由所述字线接收读取电压，未选定存储单元的存储晶体管的栅极经由所述字线接地。
可选地，还包括：第一公共焊盘，所述多个存储单元的存储晶体管的源极共同连接至所述第一公共焊盘；字线驱动器，与所述多条字线连接以提供字线驱动信号；位线驱动器，与所述多条位线连接以提供位线驱动信号；以及偏置驱动器，与所述多条第一连接线连接以提供第一偏置电压，以及与所述多条第二连接线连接以提供第二偏置电压。
可选地，所述存储装置用于存内计算。
根据本发明的第二方面，提供一种上述存储装置的存储晶体管的阈值电压调节方法，包括在存储单元的擦除操作中执行以下步骤：检测所述存储晶体管的阈值电压；以及根据所述阈值电压执行弱擦除和弱编程至少之一，以调节阈值电压至参考值。
可选地，调节阈值电压的步骤包括：在所述阈值电压高于所述参考值时，调节擦除参数以及采用调节后的擦除参数执行弱擦除。
可选地，所述擦除参数包括擦除电压和擦除时间，所述擦除电压为所述存储晶体管的栅极与浅P阱区之间的负压差。
可选地，调节阈值电压的步骤包括：在所述阈值电压低于所述参考值时，调节编程参数以及采用调节后的编程参数执行弱编程。
可选地，所述编程参数包括编程电压和编程时间，所述编程电压为所述存储晶体管的栅极与浅P阱区之间的正压差。
根据本发明的第三方面，提供一种上述存储装置的存储控制方法，包括：在读取操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极和所述漏极接收读取电压，所述源极以及所述浅P阱区和所述深N阱区接地。
可选地，还包括：在编程操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极和所述深N阱区接收正电压，所述漏极和所述浅P阱区接收负电压，所述源极浮置，在擦除操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极接收负电压，所述漏极以及所述浅P阱区和所述深N阱区接收正电压，所述源极浮置。
可选地，还包括：在编程操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极和所述深N阱区接收正电压，所述浅P阱区接收负电压，所述漏极和所述源极浮置，在擦除操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极接收负电压，所述浅P阱区和所述深N阱区接收正电压，所述漏极和所述源极浮置。
可选地，在读取操作中，所述多个存储单元的未选定存储单元的存储晶体管的所述栅极接地或负压。
可选地，在读取操作中，所述多个存储单元中选定列的存储晶体管的所述浅P阱区和所述深N阱区接地，所述多个存储单元中未选定列的存储晶体管的所述浅P阱区和所述深N阱区浮置或接地。
根据本发明实施例的存储装置，采用MOS工艺制造存储单元的存储晶体管，与现有的MOS工艺兼容，适合于大规模集成在嵌入式芯片中。与现有技术用于存储数据的存储装置相比，存储装置中的每列存储单元的浅P阱区和深N阱区分别连接至各自的第一连接线和第二连接线。对于每列存储单元串，经由相应一条第一连接线向浅P阱区提供偏置电压，以及经由相应一条第二连接线向深N阱区提供偏置电压，使得不同列存储单元的浅P阱区和深N阱区可以独立地偏置。因此，在存储装置中选择合适的偏置电压，对选定列的选定存储单元的读取、编程和擦除操作就不会干扰相邻列的存储单元，因而可以提高存内计算可靠性。
根据本发明实施例的存储装置的存储晶体管的阈值电压调节方法，包括在存储单元的擦除操作中执行的弱擦除和弱编程步骤，因而可以精确地调节存储晶体管的阈值电压Vt，使得存储晶体管的阈值电压Vt高于0V。相应地，在存储单元的读取操作中，存储晶体管的读取电压Vrd高于0V，即使存储单元仅包含存储晶体管而未采用选择晶体管，也可以利用字线电压的差异选择性地读取任意一个存储单元。由于每个存储单元的晶体管的数量减少，因此可以显著减小芯片尺寸。由于减小芯片尺寸，在存内计算的应用中有利于存储装置的存储单元数量的扩展，有利于提高存内计算的算力，提高神经网络的算力，提高深度学习的效率。
进一步地，在存储装置中精准调节存储晶体管的阈值电压是存内计算的内在要求，因而存内计算技术兼容性良好且有利于提高存内计算准确性和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术的用于存储数据的存储装置的电路结构示意图；
图2A、图2B和图2C分别示出根据现有技术的存储装置中存储单元的读取、编程和擦除操作的原理示意图；
图3示出根据本发明实施例的用于存内计算的存储装置的电路结构示意图；
图4A、图4B和图4C分别示出根据本发明实施例的存储装置中存储单元的读取、编程和擦除操作的原理示意图；
图5A和5B分别示出根据本发明实施例的存储装置中存储单元的另一种编程和擦除操作的原理示意图；
图6示出了根据本发明实施例的存储装置的存储单元串在读取操作中的工作原理示意图；以及
图7示出根据本发明实施例的阈值电压调节方法的流程图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出根据现有技术的用于存储数据的存储装置的电路结构示意图。
存储装置100包括排列成阵列的多个存储单元10、以及位线驱动器101、字线驱动器102、选择线驱动器103。每个存储单元10包括串联连接的存储晶体管M0和选择晶体管M1，其中，存储晶体管M0的源极与选择晶体管M1的漏极连接。
存储单元10中的选择晶体管M1和存储晶体管M0例如均为N型MOSFET。例如，在半导体衬底上形成公共的深N阱区DNW，在深N阱中形成浅P阱区TPW。在浅P阱区TPW中形成选择晶体管M1的N型源区和N型漏区，以及存储晶体管M0的N型源区和N型漏区，使得存储晶体管M0的源区与选择晶体管M1的漏区邻接以实现二者的连接。在选择晶体管M1的源区和漏区之间形成栅极导体和栅极电介质组成的栅叠层结构，在存储晶体管M0的源区和漏区之间形成控制栅极导体、栅极介质层、电荷存储层、隧穿介质层的存储叠层结构。由于工艺实现简单和容易集成，存储叠层结构的典型结构为多晶硅-氮化物-氧化物，存储晶体管包括与硅衬底一起的存储叠层结构，因此也称为SONOS结构的存储晶体管。
在存储单元的阵列中，位于同一列的多个存储单元10的选择晶体管M1的源极连接至同一条位线111。位于同一行的多个存储单元10的存储晶体管M0的栅极连接至同一条字线112。位于同一行的多个存储单元的选择晶体管M1的栅极连接至同一条选择线113。
位线驱动器101与多条位线111相连接，以提供位线驱动信号。字线驱动器102与多条字线112相连接，以提供字线驱动信号。选择线驱动器103与多条选择线113相连接，以提供选择线驱动信号。
进一步地，整个阵列的多个存储单元10的存储晶体管M0的漏极共同连接至一个第一公共焊盘106，多个存储单元10的深N阱区DNW共同连接至同一个第二公共焊盘107，多个存储单元10的浅P阱区TPW共同连接至同一个第三公共焊盘108。
图2A、图2B和图2C分别示出根据现有技术的存储装置中存储单元的读取、编程和擦除操作的原理示意图。
参照图2A，在存储单元10的读取操作中，经由选择线施加至选择晶体管M1的栅极的选择线驱动信号为读取电压Vrd，经由位线施加至选择晶体管M0的漏极的位线驱动信号为Vd，经由字线施加至存储晶体管M0的栅极的字线驱动信号为0V。经由第一公共焊盘施加至存储晶体管M1的源极的偏置电压为0V。经由第二公共焊盘施加值存储单元10的深N阱区DNW的偏置电压为0V。经由第三公共焊盘施加至存储单元10的浅P阱区TPW的偏置电压为0V。
在读取操作中，选择晶体管M1处于导通状态，使得存储晶体管M0的源极经由选择晶体管M1接地。存储晶体管M0的电荷存储层的电荷状态决定了其阈值电压Vt。在字线驱动信号为0V电压的情形下，在存储晶体管M0的Vt高于0V时，存储晶体管M0截止；在存储晶体管M0的Vt低于0V时，存储晶体管M0导通。通过检测存储晶体管M0的漏极电流，可以获得存储晶体管M0的导通状态，从而读取存储的数据。
参见图2B，在存储单元10的编程操作中，经由选择线施加至选择晶体管M1的栅极的选择线驱动信号为负电压Vneg1，经由位线施加至选择晶体管M0的漏极的位线驱动信号为负电压Vneg1，经由字线施加至存储晶体管M0的栅极的字线驱动信号为正电压Vpos。经由第一公共焊盘施加至存储晶体管M1的源极的偏置电压为负电压Vneg2。经由第二公共焊盘施加至存储单元10的深N区DNW的偏置电压正电压Vpos。经由第三公共焊盘施加至存储单元10的浅P阱区TPW的偏置电压负电压Vneg1。
在编程操作中，选择负电压Vneg1的绝对值大于负电压Vneg2的绝对值，选择晶体管M1处于截止状态，使得存储晶体管M0的源极浮置。存储晶体管M0的栅极与浅P阱区TPW之间的电压降为正电压，负电荷通过FN隧穿效应，穿过隧穿介质层从浅P阱区TPW进入电荷存储层中，使得M0的Vt抬高，从而实现编程操作。
参见图2C，在存储单元10的擦除操作中，经由选择线施加至选择晶体管M1的栅极的选择线驱动信号为正电压Vpwr，经由位线施加至选择晶体管M0的漏极极的位线驱动信号为正电压Vpos，经由字线施加至存储晶体管M0的栅极的字线驱动信号为负电压Vneg。经由第一公共焊盘施加至存储晶体管M1的源极的偏置电压为正电压Vpos。经由第二公共焊盘施加至存储单元10的深N区DNW的偏置电压正电压Vpos。经由第三公共焊盘施加至存储单元10的浅P阱区TPW的偏置电压正电压Vpos。
在擦除操作中，选择正电压Vpwr的数值效于于Vpos的数值，选择晶体管M1处于截止状态，使得存储晶体管M0的源极浮置。存储晶体管M0的栅极与浅P阱区TPW之间的电压降为负电压，正电荷通过FN隧穿效应，穿过隧穿介质层从浅P阱区TPW进入电荷存储层中，使得存储晶体管M0的Vt降低，从而实现擦除操作。
在现有技术的用于存储数据的存储装置中，存储单元包括两个晶体管，即选择晶体管和存储晶体管，因此存储单元的阵列需要占用较大的芯片面积。在存储单元的擦除操作中，由于选择晶体管的存在允许存储晶体管的阈值电压Vt低于0V，因而即便采用的字线驱动信号为0V也可以读取存储晶体管中存储的数据。因此，采用两个晶体管的存储单元可以简化的擦除操作和读取操作时序，使得存储单元阵列的外围电路设计简单。
图3示出根据本发明实施例的用于存内计算的存储装置的电路结构示意图。
存储装置200包括排列成阵列的多个存储单元20、以及位线驱动器101、字线驱动器102、偏置驱动器121。每个存储单元20包括单个存储晶体管M2。
存储单元20中的存储晶体管M2例如为N型MOSFET。例如，在半导体衬底上形成公共的深N阱区DNW，在深N阱中形成浅P阱区TPW。在浅P阱区TPW中形成存储晶体管M2的N型源区和N型漏区。在存储晶体管M2的源区和漏区之间形成控制栅极导体、栅极介质层、电荷存储层、隧穿介质层的存储叠层结构。由于工艺实现简单和容易集成，存储叠层结构的典型结构为多晶硅-氮化物-氧化物，存储晶体管包括与硅衬底一起的存储叠层结构，因此也称为SONOS结构的存储晶体管。
在存储单元的阵列中，位于同一列的多个存储单元20的存储晶体管M2的漏极连接至同一条位线111。位于同一行的多个存储单元20的存储晶体管M2的栅极连接至同一条字线112。整个阵列的多个存储单元20的存储晶体管M2的源极共同连接至一个第一公共焊盘206。进一步地，位于同一列的多个存储单元20的存储晶体管M2的浅P阱区TPW连接至同一条连接线114，深N阱区DNW连接至同一条连接线115。
位线驱动器101与多条位线111相连接，以提供位线驱动信号。字线驱动器102与多条字线112相连接，以提供字线驱动信号。偏置驱动器121与多条连接线114和115连接，分别提供第一偏置电压和第二偏置电压。
图4A、图4B和图4C分别示出根据本发明实施例的存储装置中存储单元的读取、编程和擦除操作的原理示意图。
参照图4A，在存储单元20的读取操作中，经由第一公共焊盘施加至存储晶体管M2的源极的偏置电压为0V，经由字线施加至存储晶体管M2的栅极的字线驱动信号为读取电压Vrd。经由位线施加至存储晶体管M2的漏极的位线驱动信号为读取电压Vd。经由第一连接线施加至存储晶体管M2的浅P阱区的第一偏置电压为0V，经由第二连接线施加至存储晶体管M2的深N阱区的第二偏置电压为0V。
在读取操作中，存储晶体管M2的源极经由第一公共焊盘接地，栅极经由字线接收正读取电压Vrd。存储晶体管M2的电荷存储层的电荷状态决定了其阈值电压Vt。读取电压Vrd小于阈值电压Vt，使得存储晶体管M2截止；读取电压Vrd大于阈值电压Vt，使得存储晶体管M2导通。通过检测存储晶体管M2的漏极电流，可以获得存储晶体管M2的导通状态，从而读取存储的数据。
参见图4B，在存储单元20的编程操作中，第一公共焊盘浮置，与第一公共焊盘相连接的存储晶体管M2的源极相应地浮置，经由字线施加至存储晶体管M2的栅极的字线驱动信号为正电压Vpos。经由位线施加至存储晶体管M2的漏极的偏置电压为负电压Vneg。经由第一连接线施加至存储晶体管M2的浅P阱区的第一偏置电压为负电压Vneg，经由第二连接线施加至存储晶体管M2的深N阱区的第二偏置电压为正电压Vpos。
在编程操作中，存储晶体管M2的源极浮置，栅极经由字线接收正电压Vpos。存储晶体管M2的栅极与浅P阱区TPW之间的电压降为正电压，负电电通过FN隧穿效应，穿过隧穿介质层从浅P阱区TPW进入电荷存储层中，使得存储晶体管M2的Vt抬高，从而实现编程操作。
参见图4C，在存储单元20的擦除操作中，第一公共焊盘浮置，与第一公共焊盘相连接的存储晶体管M2的源极相应地浮置，经由字线施加至存储晶体管M2的栅极的字线驱动信号为负电压Vneg。经由位线施加至存储晶体管M2的漏极的偏置电压为正电压Vpos。经由第一连接线施加至存储晶体管M2的浅P阱区的第一偏置电压为正电压Vpos，经由第二连接线施加至存储晶体管M2的深N阱区的第二偏置电压为正电压Vpos。
在擦除操作中，存储晶体管M2的源极浮置，栅极经由字线接收负电压Vneg。存储晶体管M2的栅极与浅P阱区TPW之间的电压降为负电压，正电荷通过FN隧穿效应，穿过隧穿介质层从浅P阱区TPW进入电荷存储层中，使得存储晶体管M2的Vt降低，从而实现擦除操作。
图5A和5B分别示出根据本发明实施例的存储装置中存储单元的另一种编程和擦除操作的原理示意图。
参见图5A，在存储单元20的编程操作中，第一公共焊盘浮置，与第一公共焊盘相连接的存储晶体管M2的源极相应地浮置，经由字线施加至存储晶体管M2的栅极的字线驱动信号为正电压Vpos。位线浮置，与位线相连接的存储晶体管M2的漏极相应地浮置。经由第一连接线施加至存储晶体管M2的浅P阱区的第一偏置电压为负电压Vneg，经由第二连接线施加至存储晶体管M2的深N阱区的第二偏置电压为正电压Vpos。
在编程操作中，存储晶体管M2的源极浮置，栅极经由字线接收正电压Vpos。存储晶体管M2的栅极与浅P阱区TPW之间的电压降为正电压，负电荷通过FN隧穿效应，穿过隧穿介质层从浅P阱区TPW进入电荷存储层中，使得存储晶体管M2的Vt抬高，从而实现编程操作。
参见图5B，在存储单元20的擦除操作中，第一公共焊盘浮置，与第一公共焊盘相连接的存储晶体管M2的源极相应地浮置，经由字线施加至存储晶体管M2的栅极的字线驱动信号为负电压Vneg。位线浮置，与位线相连接的存储晶体管M2的漏极相应地浮置。经由第一连接线施加至存储晶体管M2的浅P阱区的第一偏置电压为正电压Vpos，经由第二连接线施加至存储晶体管M2的深N阱区的第二偏置电压为正电压Vpos。
在擦除中，存储晶体管M2的源极浮置，栅极经由字线接收负电压Vneg。存储晶体管M2的栅极与浅P阱区TPW之间的电压降为负电压，正电荷通过FN隧穿效应，穿过隧穿介质层从浅P阱区TPW进入电荷存储层中，使得存储晶体管M2的Vt降低，从而实现擦除操作。
根据本发明实施例的存储装置的制造工艺与现有的MOS工艺相同，工艺成熟且适合于大规模集成在嵌入式芯片中。与现有技术用于存储数据的存储装置相比，存储晶体管的擦除操作为弱擦除，存储晶体管的阈值电压Vt始终大于0V。在存储装置的读取操作中，读取电压Vrd大于0V，且位于高阈值电压Vt和低阈值电压Vt之间。每个存储单元包括单个存储晶体管，也可以实际单个存储单元选择性读取、编程和擦除操作。由于每个存储单元的晶体管的数量减少，因此可以显著减小芯片尺寸。由于减小芯片尺寸，在存内计算的应用中有利于存储装置的存储单元数量的扩展，有利于提高存内计算的算力，提高神经网络的算力，提高深度学习的效率。
图6示出了根据本发明实施例的存储装置的存储单元串在读取操作中的工作原理示意图。该存储单元串是图3所示存储装置的一部分，例如，存储单元串包括同一列的多个存储单元21至23。
如上所述，在存储装置200中，存储单元21至23的存储晶体管M2的漏极连接至同一条位线111，源极连接至同一个第一公共焊盘。存储单元21至23的存储晶体管M2的栅极连接至各自的字线112。
如图所示，在存储单元21的读取操作中，存储单元21的栅极经由字线接收的字线驱动信号为读取电压Vrd，存储单元22和23的栅极经由字线接收的字线驱动信号为0V(在本实施例中接地，即V，在可选实施例中为负压)。进一步地，存储单元21至23的源极经由第一公共焊盘接地。
在读取操作中，存储晶体管的电荷存储层的电荷状态决定了其阈值电压Vt。不论高阈值电压Vt还是低阈值电压Vt均大于0V。在同一列的多个存储单元中，仅仅存储单元21的存储晶体管的栅源电压为正电压Vrd，存储单元22和23的栅源电压为0V或者负压。因此，存储单元21的存储晶体管的导通状态与其Vt相关。通过在位线上检测该列存储单元的存储晶体管的漏极电流，可以获得存储单元21中存储晶体管的导通状态，从而读取存储的数据。
在上述实施例的读取操作中，选定列的存储单元的浅P阱区和深N阱区的偏置电压例如为0V，相邻列的存储单元的浅P阱区和深N阱区例如浮置。在读取操作中，经由字线在选定列的选定存储单元的存储晶体管的栅极上施加读取电压Vrd。该读取电压Vrd同时施加在相邻列的存储单元的存储晶体管的栅极上。然而，由于不同列的位线偏置不同，仅选定列(漏极偏置为Vd)的选定存储单元的存储晶体管的导通状态响应读取电压Vrd。
在根据本发明实施例的存储装置中，对于每列存储单元串，经由相应一条第一连接线向浅P阱区提供偏置电压，以及经由相应一条第二连接线向深N阱区提供偏置电压，使得不同列存储单元的浅P阱区和深N阱区可以独立偏置。因此，在存储装置中选择合适的偏置电压，对选定列的选定存储单元的读取、编程和擦除操作就不会干扰相邻列的存储单元，因而可以提高存内计算可靠性。
图7示出根据本发明实施例的阈值电压调节方法的流程图。该阈值电压调节方法包括存储单元的弱擦除和弱编程步骤，其中，利用编程和擦除操作的参数(电压和时间)对存储晶体管的阈值电压的作用来调节存储晶体管的阈值电压。
在步骤S01中，检测存储晶体管的阈值电压Vt，并与参考值比较，以根据比较结果确认进一步的操作。在该步骤中，采用本领域已知的阈值电压测量方法获得阈值电压Vt，例如，包括：在存储晶体管的栅极施加大小变化的读取电压Vrd，检测存储晶体管的漏极电流Id，通过拟合获得跨导值-电流曲线，以及根据跨导值-电流曲线获得阈值电压Vt。
在步骤S02中，阈值电压Vt等于(或近似等于)参考值，结束操作，不再调整。
在步骤S03中，对应步骤S01的比较结果为阈值电压Vt大于参考值，则调节擦除参数，做弱擦除，直至阈值电压Vt等于参考值。在该步骤中，对存储晶体管进行弱擦除以减小阈值电压Vt。在存储晶体管的擦除操作中，擦除电压为存储晶体管的栅极与浅P阱区TPW之间的负电压。在弱擦除中，擦除电压(绝对值)和擦除时间小于正常擦除操作的擦除电压(绝对值)和擦除时间。
在步骤S04中，对应步骤S01的比较结果为存储晶体管的阈值电压Vt是小于参考值，并在阈值电压Vt小于参考值时，调整编程参数，做弱编程，直至阈值电压Vt等于参考值。在该步骤中，在存储晶体管的编程操作中，编程电压为存储晶体管栅极与浅P阱区TPW之间的正电压。弱编程中，编程电压(绝对值)和编程时间小于正常编程操作的编程电压(绝对值)和编程时间。在弱编程之后继续执行步骤S01以检测存储晶体管的阈值电压Vt，以及根据阈值电压Vt重复弱擦除和弱编程的步骤，直至存储晶体管的阈值电压Vt近似等于参考值，使编程调整最终进入步骤S02，完成调节，并结束调节操作。
根据本发明实施例的阈值电压调节方法，在存储单元的擦除操作中根据检测的阈值电压Vt重复执行弱擦除和弱编程步骤，可以精确地调节存储晶体管的阈值电压Vt，使得存储晶体管的阈值电压Vt高于0V。相应地，在存储单元的读取操作中，存储晶体管的读取电压Vrd高于0V，即使存储单元仅包含存储晶体管而未采用选择晶体管，也可以利用字线电压的差异选择性地读取任意一个存储单元。进一步地，在存储装置中精准调节存储晶体管的阈值电压是存内计算的内在要求，因而存内计算技术兼容性良好且有利于提高存内计算准确性和可靠性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (16)

1.一种存储装置，包括：
多个存储单元，所述多个存储单元排列成阵列且分别包括存储晶体管，所述存储晶体管包括源极、漏极和栅极、以及在衬底中形成的深N阱区和在所述深N阱区中形成的浅P阱区；
多条字线，所述多个存储单元的同一行存储单元的存储晶体管的栅极连接至所述多条字线的同一条字线；
多条位线，所述多个存储单元的同一列存储单元的存储晶体管的漏极连接至所述多条位线的同一条位线；
多条第一连接线，所述多个存储单元的同一列存储单元的存储晶体管的浅P阱区连接至所述多条第一连接线的同一条第一连接线；以及
多条第二连接线，所述多个存储单元的同一列存储单元的存储晶体管的深N阱区连接至所述多条第二连接线的同一条第二连接线。
2.根据权利要求1所述的存储装置，其中，所述存储晶体管包括电荷存储层，在所述电荷存储层中未注入电荷时为第一阈值电压，在所述电荷存储层中注入电荷时为第二阈值电压，所述第一阈值电压和所述第二阈值电压均大于0V，且所述第二阈值电压大于所述第一阈值电压。
3.根据权利要求1所述的存储装置，其中，在读取操作中，所述多个存储单元中选定列的存储晶体管的所述浅P阱区和所述深N阱区接地，所述多个存储单元中未选定列的存储晶体管的所述浅P阱区和所述深N阱区浮置或接地。
4.根据权利要求2所述的存储装置，其中，在读取操作中，所述多个存储单元中选定列的选定存储单元的存储晶体管的栅极经由所述字线接收读取电压，未选定存储单元的存储晶体管的栅极经由所述字线接地。
5.根据权利要求1所述的存储装置，还包括：
第一公共焊盘，所述多个存储单元的存储晶体管的源极共同连接至所述第一公共焊盘；
字线驱动器，与所述多条字线连接以提供字线驱动信号；
位线驱动器，与所述多条位线连接以提供位线驱动信号；以及
偏置驱动器，与所述多条第一连接线连接以提供第一偏置电压，以及与所述多条第二连接线连接以提供第二偏置电压。
6.根据权利要求1所述的存储装置，其中，所述存储装置用于存内计算。
7.一种根据权利要求1至6中任一项所述存储装置的存储晶体管的阈值电压调节方法，包括在存储单元的擦除操作中执行以下步骤：
检测所述存储晶体管的阈值电压；以及
根据所述阈值电压执行弱擦除和弱编程至少之一，以调节阈值电压至参考值。
8.根据权利要求7所述的阈值电压调节方法，其中，调节阈值电压的步骤包括：
在所述阈值电压高于所述参考值时，调节擦除参数以及采用调节后的擦除参数执行弱擦除。
9.根据权利要求8所述的阈值电压调节方法，其中，所述擦除参数包括擦除电压和擦除时间，所述擦除电压为所述存储晶体管的栅极与浅P阱区之间的负压差。
10.根据权利要求7所述的阈值电压调节方法，其中，调节阈值电压的步骤包括：
在所述阈值电压低于所述参考值时，调节编程参数以及采用调节后的编程参数执行弱编程。
11.根据权利要求10所述的阈值电压调节方法，其中，所述编程参数包括编程电压和编程时间，所述编程电压为所述存储晶体管的栅极与浅P阱区之间的正压差。
12.一种根据权利要求1至6中任一项所述存储装置的存储控制方法，包括：
在读取操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极和所述漏极接收读取电压，所述源极以及所述浅P阱区和所述深N阱区接地。
13.根据权利要求12所述的存储控制方法，还包括：
在编程操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极和所述深N阱区接收正电压，所述漏极和所述浅P阱区接收负电压，所述源极浮置，
在擦除操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极接收负电压，所述漏极以及所述浅P阱区和所述深N阱区接收正电压，所述源极浮置。
14.根据权利要求12所述的存储控制方法，还包括：
在编程操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极和所述深N阱区接收正电压，所述浅P阱区接收负电压，所述漏极和所述源极浮置，
在擦除操作中，所述多个存储单元的选定存储单元的存储晶体管的所述栅极接收负电压，所述浅P阱区和所述深N阱区接收正电压，所述漏极和所述源极浮置。
15.根据权利要求12所述的存储控制方法，其中，在读取操作中，所述多个存储单元的未选定存储单元的存储晶体管的所述栅极接地或负压。
16.根据权利要求12所述的存储控制方法，其中，在读取操作中，所述多个存储单元中选定列的存储晶体管的所述浅P阱区和所述深N阱区接地，所述多个存储单元中未选定列的存储晶体管的所述浅P阱区和所述深N阱区浮置或接地。
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