CN206497731U - 非易失性电可擦除和可编程存储器类型的存储器装置 - Google Patents

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Abstract

提供了一种非易失性电可擦除和可编程存储器类型的存储器装置，包括，连接至位线(BL)的存储器单元(CEL)的矩阵存储板(PM)，配置用以选择存储器单元(CEL)并施加编程脉冲(VSBL)至对应位线(BL)的编程装置(MPR)。根据通常特征，存储板(PM)位于处于浮置电势的局部阱(PW)中，并且编程装置(MPR)配置用于增加所述局部阱(PW)的电势而同时施加编程脉冲至已被选存储器单元(CEL)的位线(BL)。

Description

非易失性电可擦除和可编程存储器类型的存储器装置
技术领域
本实用新型的各个实施例涉及存储器，特别是电可擦除和可编程(EEPROM)类型的非易失性存储器。
背景技术
在EEPROM存储器中，位元的逻辑值存储在存储器单元中，存储器单元通常包括存取晶体管以及具有控制栅极和浮置栅极的状态晶体管。
浮置栅极晶体管的编程或擦除存在于借由可以为10至20伏、通常13伏量级的高电压脉冲Vp通过隧穿效应(“福勒-诺德海姆效应”)而将电荷注入至晶体管的栅极中或者从晶体管的栅极抽出。
编写EEPOM存储器所必需的该13伏的高电压无法减小，并且施加了关于技术工艺和产品可靠性的紧密约束。
实际上，光刻缩减(换言之增加刻蚀分辨率)导致工作电压降低，并且该高编写电压变为关于从晶体管的源/漏结的去往通常连接至接地的衬底的击穿或泄漏的显著问题。
晶体管的泄漏和过早老化的这些风险对于产品的可靠性具有直接影响，并且可应用的最大高电压Vp受限于存储器单元的稳健性。
因此，电压Vp对于正确发生的擦除和编程操作可以不足，从而正确地发生，或者存储器单元可以甚至退化。
此外，当电压Vp接近所讨论的部件允许的最大电压时，通常由于雪崩效应而出现大的泄漏电流。这些电流显著地增加至某一阈值之上，并且电荷泵可以不再为其供电。这可以导致不完全擦除或不完全编程，并且这些泄漏风险因此对电路的功能具有直接影响。
最大化存储器单元的耦合因子并且最小化隧穿氧化物的厚度使得允许致力于解决该问题，但是这些技术已经达到了它们的最大可能性(耦合因子超过80％并且隧穿氧化物的厚度小于)。
擦除和编程高电压脉冲的应用持续时间的增加受限，因为这将导致不可接受的编写次数。
已经构思了备选解决方案，诸如例如已知为“分裂-电压”架构的架构(根据由本领域技术人员通常使用的术语)，但是通常要求复杂的外围电路并且显著地不太适用于消耗非常少电能的例如用于射频标识(“RFID”)标签或独立存储器中的小存储板。
因此，存在避免在存储器单元的结处击穿和泄漏并同时施加足够高以使得擦除和编程操作正确地发生的电压的需求。
实用新型内容
根据一个实施例，提供了一种简单的EEPROM存储器类型的存储器架构，相对于已知架构并未增加表面积，允许在高效和可靠的编程操作期间避免存储器单元的击穿和泄漏。
因此，根据一个方面，提供了一种非易失性电可擦除和可编程存储器类型的存储器装置，包括连接至位线的存储器单元的矩阵存储板，以及配置用于选择存储器单元并且将编程脉冲施加至对应的位线上的编程装置。
根据该方面的总体特征，所述存储板位于在浮置电势下的局部阱内，并且编程装置配置用于增加所述局部阱的电势并同时将编程脉冲施加至所选择存储器单元的位线。
浮置电势的局部阱通常由与局部阱和衬底的导电性相反的导电性的其他阱以及与掩埋层而与衬底绝缘。
通过提高局部阱的电势，减小了在由局部阱与存取晶体管的源极/漏极区域之间结上的电势差，并且因此可以以相同量增加被施加至所述漏极和源极的电势，然而并不达到所述结的击穿电压。
总体而言，添加虚设结构至功能结构，显著地以便于避免中断周期性，这对于集成电路制造的某些步骤可以有害的。在EEPROM 存储器的情形中，这些虚设结构包括虚设位线。
通常不使用但是结构上存在的这些虚设位线有利地用于提高局部阱的电势。
更确切地，在编程操作期间，电势有利地施加至虚设位线，其足以在局部阱中、横跨PN结形成反向电流，并且因此使得所述局部阱的电势增加。
因此，换言之，根据一个实施例，装置包括经由PN结连接至局部阱的至少一个虚设位线，并且编程装置有利地被配置用于通过在所述PN结中形成反向电流来增加所述局部阱的电势。
根据一个实施例，编程装置被配置用于施加最小非零电压至未被选存储器单元的位线并同时施加编程脉冲至已被选存储器单元的位线。
根据一个实施例，编程装置被配置用于将所述局部阱偏置至低于高限电压(ceiling voltage)的电压。
所述高限电压可以等于所述最小非零电压。
有利地，装置可以被配置成使得以基本上空间均匀的方式偏置局部阱。
此外，装置可以被配置成使得编程装置能够促使所述局部阱的电势接地。
根据一个实施例，装置包括布置在处于浮置电势的所述局部阱之外的、用于控制栅极的控制组块，以及将所述控制组块连接至存储器单元的控制栅极并同时延伸在存储板的存储器单元的至少一些之上的电链路。
就此而言，本领域技术人员将能够在它们方便的情况下参阅法国专利申请序列号1461339，其内容包括在本专利申请中。
根据另一方面，也提供了一种用于将数据值写入至只读电可擦除和可编程存储器类型的存储器的存储板的存储器单元中的方法，包括在其期间施加编程脉冲至所选位线的编程步骤，以及包括在所述脉冲的施加期间包括所述存储板的浮置局部阱的电势增加。
这些实施例和它们的实现方式允许待获得的存取晶体管的源极- 阱和漏极-阱结的击穿电压中高限电压的值的增加的等同形式。例如，该增加可以具有所述高限电压的值。
通过使用小型装置以及例如具有低功耗的装置，这显著地允许施加更高电压至位线并且浮置栅极晶体管的隧穿氧化物的厚度显著增加，导致数据的更好保留。
此外，单元可以以减小的耦合因子而工作，换言之具有用于耦合电容的较低的表面积，这导致更紧凑的存储器单元。此外，减小的耦合因子通常导致存储器单元回弹性的改进，这可以容忍更大数目的擦除/编程循环。
尽管本实用新型可以有利地适用于EEPROM存储器，但是对于本领域技术人员将明显的是本实用新型可以适用于其他类型的非易失性存储器，例如快闪存储器类型。
附图说明
一旦检查了不应视作限定性的实施例和它们实现方式的详细说明以及来自附图，本实用新型的其他优点和特征将变得明显，其中：
－图1至图6示意性地示出了根据本实用新型的存储器装置的实施例和它们的实现方式。
具体实施方式
在图1中，附图标记DISP表示根据本实用新型的EEPROM类型的存储器装置的一个示例。
该装置DISP包括存储器单元CEL的存储板PM，以及编程装置 MPR和擦除装置MEF，其显著地包括允许待施加的高编程或擦除电压的装置HV，行和列解码器DECY和DECX以及包括读取放大器 AMPL的读取装置。
行解码器DECY和列解码器DECX显著地由编程装置MPR和擦除装置MEF控制，并且被配置用于通过例如借由控制组块而分别通过字线和控制线WL/CGL并通过位线BL发送信号而选择存储器单元。
装置DIS也包括控制装置MCM，包括例如能够显著地实现各个编程装置MPR、擦除装置MEF和读取装置AMPL的常规结构的逻辑装置。
存在于存储器装置DISP中并且理解本实用新型不可缺少的其他常规装置为了简化起见并未示出在图1中。
图2更精确地示出了存储板PM的一部分的电子电路图，PM在该表现中包括具有通过字线WL受控的八个存储器单元CEL的4个字节OCT0至OCT3的存储器字。
可以想起，EEPROM类型的存储器单元CEL包括浮置栅极状态晶体管TE，常规地具有连接至控制线CGL的控制栅极(CGL在此表示对于相应字节OCT0至OCT3的存储器单元共用的控制线CGL0 至CGL3中的任意一个)，浮置栅极，漏极区域，以及连接至源极线SL的源极区域。该存储器单元CEL也包括存取晶体管TA，具有连接至状态晶体管TE的漏极区域的源极区域，连接至位线BL(类似的，BL在此表示图2中所述每个字节OCT的位线BL0至BL7中的任意一个)的漏极区域，以及连接至字线WL的栅极。
此外，虚设位线DBL和虚设存取晶体管DTA布置在存储器字的每个字节OCT之间。每个虚设存取晶体管DTA的源极与下一行虚设存取晶体管DTA的源极共用。
例如在制造步骤期间使用这些虚设结构以避免中断显著地所沉积材料、刻蚀、或注入的周期性，并且通常不用于所制造装置的操作。
然而，在根据本实用新型的存储器装置中，在用于对在工作中装置编程的步骤期间使用虚设结构是有利的。
图3示出了根据一个实施例的装置的存储板PM的剖视图，对应于图2中的平面AA。
存储板PM形成在例如具有P型掺杂的半导体阱PW中和半导体阱PW上，由具有N型掺杂的横向阱NW和掩埋层NISO与具有P 型掺杂的衬底PSUB的剩余部分电绝缘。
横向阱NW与掩埋层NISO接触，并且在它们的表面上包括具有 N型掺杂的阱接触CNW。阱PW也包括具有P型掺杂的阱接触CPW，由金属迹线CCW连接至阱接触CNW。
因此，由阱PW、横向阱NW和与衬底PSUB绝缘的掩埋层NISO 形成的整个组件的电势是浮置的。
在以下部分中，为了简化，当提到“局部阱PW的电势”时，这实际上表示所述组件的电势。
该剖视图示出了存储器单元CEL的状态晶体管TE，其中控制栅极被标记为CG(CG表示所示控制栅极CG0至CG3中的任意一个)，浮置栅极被标记为FG，以及其由N型掺杂剂注入形成的漏极区域被标记为ND。
状态晶体管TE的漏极区域ND也可以表示对应的存储器单元的存取晶体管TA的源极区域NS。
注意在该附图中，每个字节OCT由存储器单元CEL的大小的分隔区域而与相邻字节分离。
在两个字节之间的所述分隔区域中，虚设位线DBL由接触被电连接至虚设存取晶体管DTA的漏极DND，但是在剖视图平面AA中不可见。
位线BL至存取晶体管TA的漏极区域的连接在该表示法中也不可见。
装置的各个掺杂区域之间的界面形成了等同于二极管的PN结。特别地，具有N类型掺杂的虚设存取晶体管的源极区域由附图标记 DNS标注并且与具有P型掺杂的局部阱PW形成结JPN。
具有形成字节OCT的八个存储器单元的状态晶体管的控制栅极被表示为连接至对应的控制线CGL的共用控制栅极CG的形式。
如图4中所示，也穿过剖面AA，控制线CGL将存储板PM的存储器单元CEL连接至位于存储板PM之外的控制组块BLC(BLC 在此表示控制组块BLC0至BLC3中的任意一个)。相同的控制组块与一个字节相关联。
控制组块BLC包括控制元件，诸如控制栅极开关CGC(CGC 在此表示对应于组块BLC0至BLC3的开关CGC0至CGC3中的任意一个)，控制元件被表示为晶体管的形式，经由相应的控制线CGL 连接至相应的控制栅极CG。
此外，控制组块BLC可以包括例如锁存器或反相器。
因此，控制线CGL由“飞越(fly over)”存储板PM的金属化层形成。
在表现形式中，控制组块BLC有利地位于存储板PM之外。然而，控制组块可以位于存储板PM内，例如在与局部阱PW隔离的、具有固定电势的第二局部阱中。
在擦除操作中施加至控制线CGL以及在编程操作中施加至位线 BL的电压是相同的幅度量级的，通常为13伏。然而，因为紧凑性约束在控制组块BLC中不太是问题，因此控制组块CGC1至CGC3 的元件例如并未限制尺寸并且可以形成以便于能够固有地忍受高电压(例如13伏)。
因此，控制组块的元件无需在浮动电势的局部阱中以便于不显著地经受在它们的结处的泄漏。
图5示出了对应于图2和图3中所示部分的存储板PM的一部分的PN结的等效电路。
在存取晶体管TA的N型漏极区域与处于浮置电势的P型局部阱PW之间的每个结JTA被表示为等效二极管的形式。类似的，在虚设存取晶体管DTA的N型漏极区域与P型的处于浮置电势的局部阱PW之间的结JPN被表示为等效二极管的形式。
存取晶体管TA和虚设存取晶体管DTA的漏极ND和DND由等效二极管JTE和JPN的阴极表示，另一方面阳极表示处于浮置电势的局部阱PW。
连接至接地GND、具有掩埋层NISO和横向阱NW的衬底的结JSUB形成了等效二极管，其中阳极由衬底PSUB形成，并且阴极由掩埋层NSIO和横向阱NW形成。
在其中晶体管TA和DTA处于导通状态的情形中，等同于结JTA 和JPN的二极管也可以表示在局部阱PW与虚设存取晶体管DTA和存取晶体管TA的源极之间的结。
此外，所示的装置包括连接在局部阱PW和接地GND之间并且由信号NPR控制的晶体管Tgnd，从而形成用于促使局部阱PW的电势至接地GND的装置。
所示的装置也包括组块Clamp(钳位)，从而形成用于将局部阱 PW的偏置限制为低于高限电压的装置，其可以包括例如配置作为具有0.7V阈值电压的二极管、串联至接地GND的四个晶体管，从而允许将局部阱的电势限制至大约3V的高限电压。
图6示出了在用于将数据值写入存储板PM的存储单元CEL中的循环期间施加至存储板的元件的电压。
常规地，用于将数据值写入所选择存储器单元中的循环周期包括在编程步骤PR之前的擦除步骤EF。
在擦除步骤EF中，擦除装置MEF常规地被配置用于将状态晶体管TE的漏极和源极耦合至接地GND，并且用于在具有通常大约 13V的擦除值的擦除电压VCG将擦除脉冲施加至控制线CG。
在用于对所选择单元编程的步骤PR中，编程装置MPR被配置用于将控制线CG连接至接地GND并且用于将在通常大约13伏的编程电压VSBL编程脉冲施加至所选择位线BL，以及用于通过施加通常为16伏的电势VSWL施加至所选择字线WL而使得存取晶体管TA 导通。
在编程PR期间，未被选位线和未被选字线分别处于电势VNBL和VNWL，电势VNBL和VNWL非零，但是足以避免在未被选存储器单元中的例如3V的干扰效应。
因此，所选的存储器单元的存取晶体管TA的漏极和源极区域中的电势等于编程变压VSBL，并且横跨结JTA端子的电压可以高于所述结JTA的击穿电压VBD。
因为局部阱PW的电势是浮置的，因此当在结JTA的击穿情形中反向电流流动时其电势VPW将增加，直至电势VPW基本上等于编程电压与击穿电压之间的差值(VPW＝VSBL－VBD)。因为局部阱的电势VPW增加，因此所述横跨结JTA端子的电压将减小并且降低至低于击穿电压VBD。
然而，所选择单元的数目以及因此在编程电压VSBL的位线BL 的数目从一个编写周期至另一个编写周期是不可预测的，其中在一个周期期间没有位线BL可以选择，并且在另一个周期期间可以选择所有位线。
因此，所选择位线BL的数目太低可以在结JTA中产生高的反向电流，这可以使得它们损坏。
这是虚设位线DBL在每个编程步骤PR处，并且不论所选择位线BL的数目被电偏置在基本上等于编程电压VSBL的电压VDBL的原因，以便于通过在结JPN中使得反向电流流动而增加局部阱的电势 VPW。
局部阱PW的电势VPW将自然地增加直至在结JTA和JPN中流动的电流与在结JSUB中流至接地GND的电流之间达到平衡。
因此，通过使用结JTA的击穿电压VBD和局部阱PW的电势VBW，可应用于位线而不引起任何损伤的最大电压Vp等于VBD+VBW。
由高限电压限制局部阱PW的最大电势是有利的，高限电压例如可以等于在编程步骤PR期间施加至未被选择的位线的电压VNBL。
有利地，在编写周期的编程步骤PR期间局部阱PW的电势仅是浮置，并且在剩余时间中迫使至接地GND。
此外，在存储板PW中虚设位线DBL的常规布局允许以基本上空间均匀的方式偏置局部阱PW。
总之，装置的实施例和它们实现方式允许存储板的存取晶体管的源极-漏极结的击穿电压VBD以高限电压的值而等效地增加，并未对EEPROM存储器类型的存储器装置的架构或通常尺寸做出任何重大修改。

Claims (9)

1.一种非易失性电可擦除和可编程存储器类型的存储器装置，其特征在于，包括连接至位线(BL)的存储器单元(CEL)的矩阵存储板(PM)，被配置用于选择存储器单元(CEL)并施加编程脉冲(VSBL)至对应的位线(BL)的编程装置(MPR)，所述存储板(PM)位于处于浮置电势的局部阱(PW)中，并且所述编程装置(MPR)被配置用于增加所述局部阱(PW)的电势并同时施加所述编程脉冲至所选的存储器单元(CEL)的位线(BL)。
2.根据权利要求1所述的装置，其特征在于，包括至少一个虚设位线(DBL)，经由PN结(JPN)连接至所述局部阱(PW)。
3.根据权利要求2所述的装置，其特征在于，所述编程装置(MPR)被配置用于通过使得反向电流在所述PN结(JPN)中流动来增加所述局部阱(PW)的电势。
4.根据权利要求1-3中任一项所述的装置，其特征在于，所述编程装置(MPR)被配置用于施加最小非零电压至未被选择的存储器单元的位线(BL)并同时施加所述编程脉冲(VSBL)至所选的存储器单元的位线(BL)。
5.根据权利要求4中任一项所述的装置，其特征在于，所述编程装置(MPR)被配置用于将所述局部阱(PW)偏置在低于高限电压的电压。
6.根据权利要求5所述的装置，其特征在于，所述高限电压等于所述最小非零电压。
7.根据权利要求1-3中任一项所述的装置，其特征在于，被配置成使得以空间均匀的方式偏置所述局部阱(PW)。
8.根据权利要求1-3中任一项所述的装置，其特征在于，被配置成使得所述编程装置(MPR)能够迫使所述局部阱的电势接地。
9.根据权利要求1-3中任一项所述的装置，其特征在于，包括用于控制栅极的控制组块(BLC0－BLC3)，所述控制组块被布置在处于浮置电势的所述局部阱(PW)之外，以及将所述控制组块(BLC0－BLC3)连接至存储器单元(CEL)的所述控制栅极(CG0－CG3)并同时延伸在所述存储板(PM)中的至少一些存储单元之上的电链路。
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