FR3095526A1 - Procédé d’écriture dans une mémoire EEPROM et circuit intégré correspondant - Google Patents

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Abstract

Le procédé d’écriture de mémoire non-volatile du type électriquement effaçable et programmable (NVM) comprenant un plan mémoire organisé en rangées (RGj) et en colonnes (COLi) de mots mémoire (WDi,j) comprenant chacun des cellules mémoire (CELi,j,k) comportant un transistor d’état (TE) ayant une grille de commande et une grille flottante, comprend une programmation du type à tension partagée d’une cellule mémoire sélectionnée (CELi,j,k). Une première tension positive non nulle (Vlowglobalprog) est appliquée sur les grilles de commande (CGi,j+1) des transistors d’état des cellules mémoires qui ne sont pas sélectionnées, lors de ladite programmation. Figure pour l’abrégé : Fig 1

Description

Procédé d’écriture dans une mémoire EEPROM et circuit intégré correspondant
Des modes de réalisation et de mise en œuvre concernent l’écriture dans une mémoire EEPROM (« electrically erasable and programmable read only memory » soit « mémoire non-volatile électriquement effaçable et programmable » en français), en particulier une programmation du type à tension partagée.
L’écriture de données numériques dans les mémoires EEPROM est typiquement mise en œuvre au moyen d’un cycle d’écriture comprenant une phase d’effacement et une phase de programmation.
La mémoire EEPROM comprend classiquement un plan mémoire organisé en rangées et en colonnes de mots mémoire comprenant chacun des cellules mémoire.
Classiquement, une cellule mémoire comporte un transistor d’état ayant une grille flottante et une grille de commande, ainsi qu’un transistor d’accès pour transmettre une tension sur le drain du transistor d’état.
Une cellule mémoire peut avoir deux états, définis par la charge de la grille flottante, et est ainsi capable d’enregistrer un bit de donnée numérique, par exemple conventionnellement un « 0 » dans l’état effacé et un « 1 » dans l’état programmé.
Les effacements et programmations sont mis en œuvre par injections de charges positives ou négatives par effet Fowler-Nordheim dans les grilles flottantes des transistors d’état des cellules mémoire.
En particulier, la programmation comprend une injection de charges positives (par convention) dans la grille flottante du transistor d’état de la cellule mémoire. La cellule-mémoire qui est programmée est dite sélectionnée.
Pour injecter des charges dans la grille flottante, une différence de potentiel de l’ordre de 13V est générée entre la grille de commande et une région de drain du transistor d’état, par exemple classiquement en appliquant une tension nulle sur la grille de commande et une tension positive d’amplitude élevé (13V) sur le drain.
Dans une optique de réduction de la taille des cellules mémoires, il a été proposé une architecture dite à tension partagée (« split voltage » selon le terme anglais usuel) permettant de réduire le facteur de couplage et les tensions en jeu pendant la programmation.
L’architecture à tension partagée propose d’appliquer une tension négative d’amplitude modérée sur la grille de commande du transistor d’état, et une tension positive d’amplitude modérée sur la région de drain du transistor d’état. Cela permet d'atteindre le même champ électrique Fowler-Nordheim sur un transistor d’état ayant un facteur de couplage inférieur, et avec des tensions plus modérées.
Cela étant, dans les architectures à tension partagée comme dans les architectures plus classiques, il existe notamment une problématique de programmation parasite de cellules non sélectionnées.
En effet, des tensions de ligne de mot positives sont appliquées sur les grilles de transistors d’accès des cellules-mémoires dans les mots mémoires des rangées non sélectionnées, notamment afin d’éviter des fuites et des claquages dans les transistors d’accès. Or, des tensions positives parasites peuvent être transmises au drain du transistor d’état, via les transistors d’accès ainsi commandés. Cela peut engendrer de très faibles courants tunnels parasites dont la répétition tend à charger la grille flottante des transistors d’état, pouvant à terme faire passer à l’état programmé une cellule initialement à l’état effacé, et ainsi corrompre une donnée stockée. Un compromis sur la tension de ligne de mot doit être établi vis-à-vis de ces deux problèmes, et peut conduire à des conditions non-optimales de programmation.
Il est souhaitable d’améliorer les technologies d’architectures à tension partagée.
Selon un aspect, il est proposé un procédé d’écriture de mémoire non-volatile du type électriquement effaçable et programmable comprenant un plan mémoire organisé en rangées et en colonnes de mots mémoire comprenant chacun des cellules mémoire comportant un transistor d’état ayant une grille de commande et une grille flottante, le procédé d’écriture comprenant une phase de programmation comprenant, dans un mot mémoire sélectionné, une éventuelle programmation du type à tension partagée d’une cellule mémoire sélectionnée. En effet, dans le cas où les bits à écrire dans le mot mémoire sélectionné sont tous des « 0 », aucune programmation de cellule mémoire du mot mémoire sélectionné n’est effectuée pendant la phase de programmation. Dans le cas contraire, au moins une cellule mémoire est sélectionnée dans le mot mémoire sélectionnée pour y effectuer une programmation du type à tension partagée, d’où le terme « éventuelle ».
Selon une caractéristique générale de cet aspect, une première tension positive non nulle est appliquée sur les grilles de commande des transistors d’état des cellules mémoires qui n’appartiennent pas au mot mémoire sélectionné, lors de ladite phase de programmation.
En appliquant le première tension positive non-nulle sur les grilles de commande des transistors d’état des mots mémoires non sélectionnés en programmation, les tensions parasites transmises sur le drain desdits transistors d’état ne sont pas suffisantes pour engendrer des programmations parasites. Cela améliore la robustesse du stockage de données.
Le procédé selon cet aspect offre également la possibilité d’établir un meilleur compromis sur la tension de ligne de mot des rangées non sélectionnées, et la possibilité d'utiliser une tension de ligne de mot des rangées non sélectionnées plus élevée.
Ainsi, la programmation peut être mise en œuvre avec des conditions optimales, sans pour autant subir des problèmes de programmation parasite des transistors d’état. Et, dans le cas où les cellules mémoire comportent un transistor d’accès, sans subir non plus des problèmes de fuite, de claquage, de stress de grille et de drain des transistors d’accès.
Chaque cellule mémoire peut comprendre en outre un transistor d’accès en série avec le transistor d’état et avec une ligne de bit respective, les transistors d’accès d’une même rangée ayant leurs grilles couplées à une ligne de mot, et, selon un mode de mise en œuvre, les lignes de bit autres que la ligne de bit de la cellule mémoire sélectionnée et les lignes de mots des rangées non sélectionnées sont portées à la première tension positive non nulle, lors de ladite phase de programmation.
En effet, la tension de ligne de mot sur les rangées non sélectionnées permet d’augmenter la limite de tension de claquage des transistors de sélection des cellules mémoire (par effet de diode à grille). Ainsi, les tensions appliquées sur des lignes de bit sélectionnées peuvent être plus élevées, ou le courant de fuite est plus faible pour une tension de ligne de bit sélectionnée donnée.
La tension de ligne de mot sur les rangées non sélectionnées permet aussi de réduire la tension grille-drain des transistors sélectionnés, ce qui est bénéfique pour la fiabilité à long terme, notamment en matière de dégradation d'oxyde de grille.
En outre, ces avantages sont également présents pour des transistors utilisés dans des éléments en périphérie du plan mémoire, par exemple des décodeurs.
Par ailleurs, ce mode de mise en œuvre a également pour avantage de mutualiser certaines des tensions en jeu sur différentes lignes du plan mémoire, ce qui simplifie la mémoire, en plus des améliorations des performances.
Selon un mode de mise en œuvre :
- ladite tension de programmation positive non nulle est suffisamment haute pour engendrer une programmation optimale de la cellule mémoire sélectionnée, par exemple 11V ;
- la tension de ligne de mot de la rangée sélectionnée permet au transistor de sélection de transmettre ladite tension de programmation positive non nulle, par exemple 14V ;
- la première tension positive non nulle sur les lignes de bits des cellules mémoire non sélectionnées est suffisamment haute pour ne pas engendrer une tension grille-drain détériorant le transistor d’accès, par exemple 4V.
Ce mode de mise en œuvre correspond à une programmation dans une architecture à tension partagée optimale. En effet, par rapport à des programmations à tension partagée classique, ce mode de mise en œuvre peut correspondre à une augmentation des niveaux des tensions de programmation vers des valeurs plus positives, et cela réduit les risques de dégradations par porteurs chauds. En effet, des niveaux de tension plus hauts tendent à mieux bloquer par effet de substrat la mise en conduction du transistor d’état lors des phases de programmation.
Le plan mémoire peut comporter un plan de source ou des lignes de source, couplé(es) à une région de source des transistors d’état, et, selon un mode de mise en œuvre, la tension du plan de source ou des lignes de source est égale à la première tension positive non nulle, lors de ladite phase de programmation.
En effet, comme les transistors d’accès de la rangée sélectionnée sont commandés passants, il peut y avoir un passage de courant entre les lignes de bits et le plan de source (dans le cas d’une cellule programmée), et ce mode de mise en œuvre permet d’éviter les conflits entre les lignes de bits non sélectionnées et le plan de source.
En résumé d’un exemple particulier, les tensions de grille de commande des mot mémoire non sélectionnés, les tensions de lignes de mot des rangées non sélectionnées, les tensions de lignes de bits des cellules-mémoires non sélectionnées, et la tension de source du plan de source sont toutes portées au même potentiel, c’est-à-dire la première tension positive non nulle.
Par exemple, la première tension positive non nulle est comprise entre 3 et 5 volts.
Cela permet de simplifier grandement une circuiterie de commutateurs haute tension configurée pour acheminer les différentes tensions en jeu lors de la programmation, tout en offrant des conditions de programmation optimales, et en particulier en minimisant les risques de programmation parasite.
Par exemple, la programmation du type à tension partagée de la cellule mémoire sélectionnée comprend une application d’une tension de programmation négative non nulle sur la grille de commande du transistor d’état de la cellule mémoire sélectionné, et une application d’une tension de programmation positive non nulle sur une région de drain du transistor d’état de la cellule mémoire sélectionné.
De manière générale, l'activation du transistor d'état d'une cellule mémoire en programmation se caractérise au premier ordre par les différences de potentiel entre ses 3 terminaux de commande : drain, source, grille de contrôle, le potentiel du substrat étant référencé à 0V. Néanmoins, il existe une multitude de points de fonctionnement répondant à ces conditions, si les tensions des 3 terminaux sont décalées par rapport au potentiel de substrat d'une valeur sensiblement identique. Une différence entre ces points de fonctionnement se situe au niveau de l'effet de substrat du transistor d'état, représenté par la différence de tension source-substrat. Toutes choses égales par ailleurs, cette différence de tension impacte les champs électriques présents dans le canal du transistor d'état pendant les phases de programmation, détermine les courants de fuite dans le canal, la génération de porteurs chauds sous la grille flottante, et en conséquence le vieillissement du transistor d'état lors des phases de programmation. Ainsi, typiquement, une tension de source plus élevée impacte favorablement le vieillissement du transistor d'état.
Selon un autre aspect, il est proposé un circuit intégré de mémoire non-volatile du type électriquement effaçable et programmable comprenant un plan mémoire organisé en rangées et en colonnes de mots mémoire comprenant chacun des cellules mémoire comportant un transistor d’état ayant une grille de commande et une grille flottante. La mémoire comprend des moyens d’écriture destinés à effectuer une phase de programmation comprenant, dans un mot mémoire sélectionné, une éventuelle programmation du type à tension partagée d’une cellule mémoire sélectionnée et configurés pour appliquer une première tension positive non nulle sur les grilles de commande des transistors d’état de cellules mémoires qui n’appartiennent pas au mot mémoire sélectionné, lors de ladite phase de programmation.
Chaque cellule mémoire peut comprendre en outre un transistor d’accès en série avec le transistor d’état et avec une ligne de bit respective, les transistors d’accès d’une même rangée ayant leurs grilles couplées à une ligne de mot, et, selon un mode de réalisation, les moyens d’écriture sont configurés pour porter les lignes de bit autres que la ligne de bit de la cellule mémoire sélectionnée et les lignes de mots des rangées non sélectionnées à la première tension positive non nulle, lors de ladite phase de programmation.
Selon un mode de réalisation, les moyens d’écriture sont configurés pour :
- porter ladite tension de programmation positive non nulle à un potentiel suffisamment haut pour engendrer une programmation optimale de la cellule mémoire sélectionnée, par exemple 11V ;
- porter la tension de ligne de mot de la rangée sélectionnée à un potentiel permettant au transistor de sélection de transmettre ladite tension de programmation positive non nulle, par exemple 14V ;
- porter la première tension positive non nulle sur les lignes de bits des cellules mémoire non sélectionnées à un potentiel suffisamment haut pour ne pas engendrer une tension grille-drain détériorant le transistor d’accès, par exemple 4V.
Le plan mémoire peut comprendre un plan de source ou des lignes de sources relié(es) à des régions de source des transistors d’état, et, selon un mode de réalisation, les moyens d’écriture sont configurés pour porter le potentiel du plan de source ou des lignes de source égal à la première tension positive non nulle, lors de ladite phase de programmation.
Selon un mode de réalisation, la première tension positive non nulle est comprise entre 3 et 5 volts.
Par exemple, les moyens d’écriture sont configurés pour appliquer une tension de programmation négative non nulle sur la grille de commande du transistor d’état de la cellule mémoire sélectionnée et pour appliquer une tension de programmation positive non nulle sur une région de drain du transistor d’état de la cellule mémoire sélectionnée, lors de ladite phase de programmation.
D’autres avantages et caractéristiques apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
illustre un exemple de réalisation de l’invention ;
illustre un exemple de réalisation de l’invention ;
illustre un exemple de mise en œuvre pour parvenir à l’invention ;
illustre un exemple de mise en œuvre de l’invention.
La figure 1 représente schématiquement un circuit intégré CI de mémoire non-volatile NVM.
La mémoire non-volatile NVM est du type électriquement effaçable et programmable « EEPROM », et comprend un plan mémoire PM organisé en rangées et en colonnes de mots mémoire. Chaque mot mémoire comprend des cellules mémoire comportant un transistor d’état ayant une grille de commande et une grille flottante (voir la description ci-après en relation avec la figure 2).
Un décodeur de grille de commande CGdec permet d’acheminer des tensions de grille de commande VCGsel, VCGunsel vers des commutateurs de grille de commande associé à chaque mot mémoire du plan mémoire PM. Les commutateurs de grille de commande sont commandés pour transmettre l’une ou l’autre des tensions de grille de commande VCGsel, VCGunsel aux transistors d’état d’un mot mémoire, par des signaux de sélection VCLsel, VCLunsel distribués par un décodeur de rangée WD/CLdec.
Un décodeur de ligne de bit BLdec permet d’acheminer des tensions de lignes de bit VBLsel, VBLunsel, aux cellules mémoires d’une même colonne, et sélectivement sur une position d’une cellule mémoire au sein d’un mot mémoire.
Un commutateur de source Ssw permet d’acheminer une tension de source VSprog à un plan de source relié à toutes les sources des transistors d’état dans le plan mémoire. Autrement, des lignes de sources courant le long des colonnes peuvent aussi être prévues.
En outre, la mémoire NVM comporte des moyens pour générer et distribuer les tensions en jeu lors d’une programmation à tension partagée, c’est-à-dire notamment une pompe de charge CP pour générer des tensions à partir d’une alimentation, par exemple de 5V. Un séquenceur haute tension HVseq permet de coordonner temporellement la distribution des tensions, qui sont transmises à un commutateur haute tension HVsw distribuant lesdites tensions en jeu lors de la programmation de façon commandée par le séquenceur haute tension HVseq.
La pompe de charge CP, le séquenceur haute tension HVseq, le commutateur haute tension HVsw, ainsi que le décodeur de rangée WL/CLdec, le décodeur de grille de commande CGdec, le décodeur de ligne de bit BLdec et le commutateur de source Ssw incorporent des moyens d’écriture MPRG, en particulier destinés à effectuer des programmations à tension partagée de cellules mémoires sélectionnées.
Une cellule mémoire qui est programmée est dite « sélectionnée », en effet, la programmation est sélective par cellule mémoire, tandis que par exemple un effacement est sélectif par mot mémoire. La sélection d’une cellule est faite sur sa rangée, sa colonne, et sa ligne de bit.
Ainsi le terme sélectionné pourra qualifier ces différents éléments notamment, et lorsqu’il sera question par exemple d’une ligne de bit sélectionnée, un mot mémoire sélectionné, une rangée sélectionnée ou une colonne sélectionnée, ou encore un transistor d’état sélectionné, il sera bien entendu fait référence à l’élément correspondant qui comprend ou qui appartient à la cellule mémoire sélectionné.
Cela étant, une distinction devra être faite en ce qui concerne les mots mémoires sélectionnés. Le mot mémoire qui contient une cellule mémoire sélectionnée sera nécessairement sélectionné, mais il se peut que le mot mémoire sélectionné ne contienne aucune cellule mémoires sélectionnée. En effet, dans le cas où tous les bits à écrire sont à 0 (aucune programmation de cellule mémoire suite à l’effacement des cellules mémoires du mot mémoire sélectionné), le mot mémoire sélectionné ne contient aucune cellule mémoire sélectionnée au sens du terme donné ci-dessus.
En d’autres termes, un mot mémoire sélectionné appartient à une rangée sélectionnée et à une colonne sélectionnée. Un mot mémoire non sélectionné soit n’appartient pas à une rangée sélectionnée, soit n’appartient pas à une colonne sélectionnée, soit n’appartient ni à une rangée sélectionnée ni à une colonne sélectionnée.
Comme il apparaîtra plus en détail ci-après en relation avec la figure 4, les moyens d’écriture sont configurés pour appliquer une première tension positive non nulle Vlowglobalprog sur les grilles de commande des transistors d’état de cellules mémoires qui ne sont pas sélectionnées, lors de ladite programmation.
En outre, l’exemple de la figure 1 correspond à un mode de réalisation avantageux dans lequel les tensions de grille de commande des mots mémoire non sélectionnés VCGunsel, les tensions de sélection VCLsel commandant des commutateurs de grille de commande du mot mémoire sélectionné, les tensions de lignes de mot des rangées non sélectionnées VWLunsel, et les tensions de lignes de bits des cellules-mémoires non sélectionnées VBLunsel et la tension de source VSprog sont toutes portées à ladite première tension positive non nulle Vlowglobalprog.
Cela permet de simplifier grandement la circuiterie des commutateurs haute tension HVsw, du séquenceur haute tension HVseq et également de la pompe de charge CP.
En particulier, c’est la tension de source VSprog qui est choisie pour que les transistors d’état présentent une tension source-substrat avantageuse.
En effet, pour un point de fonctionnement des tensions de source, de drain et de grille de commande donné et permettant la programmation, la tension source-substrat produit un effet sur les champs électriques présents dans le canal du transistor d'état pendant les phases de programmation, détermine les courants de fuite dans le canal, la génération de porteurs chauds sous la grille flottante et en conséquence le vieillissement du transistor d'état lors des phases de programmation.
Ainsi, dans cet exemple de mode de réalisation avantageux, c’est la tension de source VSprog qui définit la première tension positive non nulle Vlowglobalprog, les moyens d’écriture MPRG sont alors configurés pour porter la tension positive non nulle Vlowglobalprog à la tension de source VSprog du plan de source.
La figure 2 illustre un détail du plan mémoire PM du circuit intégré CI de mémoire non volatile NVM décrit précédemment en relation avec la figure 1.
La figure 2 représente une intersection entre une colonne COLi et deux rangées RGj, RGj+1 du plan mémoire PM. Dans la suite, les indices « i » dans les références indiqueront l’appartenance à la colonne respective COLi, et, les indices « j » dans les références indiqueront l’appartenance à la rangée respective RGj.
Un mot mémoire WDi,j, WDi,j+1 est situé à l’intersection d’une colonne COLi et d’une rangée RGj, RGj+1.
Chaque mot mémoire WDi,j comporte des cellules mémoires CELi,j,k, par exemple 38 cellules mémoire (4 octets et 6 bits de code correcteur d’erreur), comportant chacun un transistor d’état TE, et un transistor d’accès TA. Dans la suite, les indices « k » dans les références indiqueront la position au sein d’une colonne, en particulier l’appartenance à une ligne de bit respective BLi,k d’une colonne COLi.
Les transistors d’état TE ont une grille flottante et une grille de commande, une région de source et une région de drain, et les transistors d’accès TA ont une grille, une région de source et une région de drain. Le transistor d’état TE et le transistor d’accès TA d’une cellule mémoire CELi,j,k sont connectés en série et entre une ligne de bit respective BLi,k sur le drain du transistor d’accès TA et une ligne de source commune S sur la source du transistor d’état TE. Par exemple la ligne de source peut être classiquement une connexion dans un niveau de métal tel que le premier niveau de métal. Eventuellement, la ligne de source S peut être, dans certains cas particuliers, un plan de source enterré dans le substrat semiconducteur du circuit intégré, sous les réalisations de transistors du plan mémoire.
Les grilles de commande des transistors d’état TE appartenant au même mot mémoire WDi,j sont reliées à une ligne de grille de commande CGi,j, acheminant un signal de grille de commande issu d’un commutateur de grille de commande CGSWi,j associé à chaque mot mémoire WDi,j.
Le commutateur CGSWi,j comporte un inverseur commandé par un signal de sélection transmis sur une ligne de sélection CLj par rangée RGj, vis-à-vis des potentiels de caisson de type p et de type n, Bp, Bn, appliqués dans les corps des transistors respectivement de type p et de type n des inverseurs d’une colonne COLi. L’inverseur du commutateur CGSWi,j peut transmettre une première tension Dpi depuis le drain du transistor de type p, ou une deuxième tension Dni depuis le drain du transistor de type n, sur la ligne de grille de commande CGi,j du mot mémoire WDi,j.
Les transistors d’accès TA sont commandé par un signal de ligne de mot, transmis sur une ligne de mot WLj couplé aux grilles des transistors d’accès TA de la même rangée RGj.
On se réfère désormais en outre aux figures 3 et 4.
La figure 3 représente les valeurs, en volt, des tensions en jeu dans le plan mémoire PM de la figure 2, pour mettre en œuvre une programmation à tension partagée classique, tandis que la figure 4 représente les valeurs des mêmes tensions, selon un mode de mise en œuvre avantageux.
Les tableaux des figures 3 et 4 montrent les valeurs des différentes tensions pour mettre en œuvre les programmations, selon que la colonne COL est sélectionnée « COL(sel) » ou non sélectionnée « COL(unsel) » et que la rangée RG est sélectionnée « RG(sel) » ou non sélectionnée « RG(unsel) ».
Les figures 3 et 4 représentent ainsi les potentiels des caissons de type n Bn et de type p Bp, des tensions de drains Dni, Dpi, ainsi que les signaux de sélection des lignes de sélection CLj en jeu dans les commutateurs de grille de commande CGSWi,j. Sont également représentées les tensions de lignes de mot WLj, les tensions de ligne de bit BLi,k, les tensions de grille de commande CGi,j et les tensions de source S.
La figure 3 représente des valeurs des tensions pour mettre en œuvre une programmation selon un principe de base de tension partagée. Une tension de programmation négative non nulle à -6V est appliquée sur la grille de commande du transistor d’état TE de la cellule mémoire sélectionnée CELi,j,k, et une tension de programmation positive non nulle à 9V est appliquée sur la région de drain du transistor d’état TE de la cellule mémoire sélectionnée CELi,j,k, via la ligne de bit correspondante BLi,k.
Cela engendre une tension de -15V entre la grille de commande et la région de drain du transistor d’état TE de la cellule mémoire sélectionnée, suffisant pour mettre en œuvre un phénomène d’injection Fowler-Nordheim de charges dans la grille flottante.
Pour appliquer la tension de programmation négative à -6V sur la grille de commande CGi,j du transistor d’état, un signal de sélection de niveau haut, à 0V, est communiqué sur la ligne de sélection CLj de la rangée sélectionnée RG(sel), la tension de programmation négative à -6V est communiquée sur la ligne Dni des colonnes sélectionnées COL(sel) et dans les caissons de type n Bn des inverseurs CGSWi,j. Ainsi, le transistor de type n de l’inverseur CGSWi,j du mot mémoire sélectionnée WDi,j est commandé passant et transmet la tension de programmation négative à -6V de son drain à la ligne de grille de commande CGi,j du mot mémoire sélectionné.
Pour appliquer la tension de programmation positive à 9V sur la région de drain du transistor d’état TE de la cellule mémoire sélectionnée CELi,j,k, la ligne de bit respective BLi,k, dans les colonnes sélectionnées COL(sel), est portée à la tension de programmation positive de 9V. Les autres lignes de bits des colonnes sélectionnées sont portées à une tension positive inférieure, 2V dans cet exemple. La tensions de ligne de mot WLj de la rangée sélectionnée RG(sel) est portée à 12V afin de commander passant les transistors d’accès TA du mot mémoire sélectionné WDi,j, face à une tension de 9V sur le drain de l’un d’entre eux. Ainsi, la tension de programmation positive à 9V sur la ligne de bit BLi,k est transmise sur le drain du transistor d’état TE sélectionné, via le transistor d’accès TA de la cellule mémoire sélectionnée CELi,j,k.
Parmi les tensions du tableau de la figure 3, des tensions positives d’au moins 2V sont appliquées sur les lignes de bit BLi,k des cellules mémoires non sélectionnées, notamment afin de prévenir des courants de fuite entre la ligne de bit sélectionnée et les lignes de bit non sélectionnées (par exemple dans le substrat entre deux région de drains de transistors d’accès).
En outre, les transistors d’accès TA des cellules mémoire non sélectionnées de la rangée sélectionnée RG(sel) reçoivent une tension de 12V sur leurs grilles, et appliquer les tensions positives à 2V permet également de réduire un stress de grille de ces transistors d’accès TA. Le stress de grille correspond à des tensions entre la grille et le drain supérieure à 12V, voire 10V pour bénéficier d’une marge importante, Vg-Vd>10V (Vg étant le potentiel de la grille et Vd étant le potentiel du drain), et fait vieillir prématurément les transistors.
Aussi, comme les transistors d’accès TA de la rangée sélectionnée sont commandés passant à 12V, il pourrait y avoir un passage de courant entre les lignes de bits non sélectionnées à 2V et le plan de source (notamment dans le cas d’une cellule déjà programmée). Afin d’éviter une conduction de la ligne de bit à la source dans les cellules mémoires pendant la programmation, la tension de source est égale à la tension des lignes de bits non sélectionnées, 2V.
Par ailleurs, les transistors d’accès TA des cellules mémoire des rangées non sélectionnées RG(unsel) sur la ligne de bit sélectionnée reçoivent la tension positive de programmation de 9V sur leur drain et une tension de ligne de mot non sélectionnée sur leur grille. Afin de réduire un stress de drain et de minimiser les fuites de drain-canal de ces transistors, une tension positive d’au moins 2V est appliquée aux lignes de mot non sélectionnées. En effet, le stress de drain occasionne typiquement des courants de fuite entre le drain et le canal du transistor, par un mécanisme usuellement désigné par GIDL, pour « Gate Induced Drain barrier Lowering », en anglais. Ces courants de fuite apparaissant à des tensions inférieures à la tension d'avalanche de la diode drain / substrat du transistor. Monter la tension de grille annule ces courants de fuite et est bénéfique au vieillissement du transistor.
Cela étant, une tension de ligne de mot non sélectionnée suffisamment élevée peut faire augmenter la tension de source du transistor d’accès TA au point de générer des programmations parasites sur le drain du transistor d’état TE (même non sélectionné, c'est-à-dire ne recevant pas sur sa grille de commande la tension de programmation négative). Pour éviter les programmation parasites, la tension de lignes de mots non sélectionnées est inférieure à 3V.
En somme, le compromis pour appliquer la tension positive modérée sur les lignes de mot WLj non sélectionnées est situé entre 2V et 3V.
Or, il serait souhaitable de pouvoir mettre en œuvre des conditions de programmation plus efficaces, par exemple dans lesquelles les niveaux de tension partagée sont globalement remontés (sont « plus positifs ») par exemple -4V et 11V à la place de -6V et 9V, comme représenté par les « (+2) » dans les cases correspondantes du tableau de la figure 3.
En effet, en considérant que le potentiel de grille flottante est couplé à 70% avec le potentiel de grille de commande et à 30% avec le potentiel de drain, et que la charge positive de programmation est de 1V, le potentiel effectif de grille flottante dans le cas initial décrit ci-dessus est de -6*0,7+9*0,3+1=-0,5V. Avec un potentiel effectif négatif dans la grille flottante, le transistor d’état est plus enclin à subir des injections de porteurs chauds dans l’oxyde de grille flottante par le canal, et cela engendre un vieillissement prématuré de la cellule mémoire.
Or, avec des niveaux de tensions augmentés de 2V, (+2), le potentiel effectif de grille flottante est de -4*0,7+11*0,3+1=1,5V. Avec un potentiel effectif positif dans la grille flottante, le transistor d’état est moins enclin à subir des injections de porteurs chauds dans l’oxyde de grille flottante par le canal, des tensions plus hautes tendant à mieux bloquer la mise en conduction du transistor d’état, par effet de substrat. Cela améliore la fiabilité des cellules mémoires.
Aussi, pour une tension drain-source donnée (la tension drain-source est sensiblement identique entre les conditions de tensions partagées initiales de la figure 3 et les conditions à niveaux de tensions augmentés « (+2) »), une tension de source plus élevée, permise par le décalage positif des tensions, tend à s'opposer au perçage (conduction parasite drain-source) du transistor d'état, lequel perçage est une source de génération de porteurs chauds.
Le potentiel effectif de grille flottante plus élevé (à 1,5V ci-dessus) évitera l'injection de ces porteurs chauds, ici des trous, dans l'oxyde de grille des transistors d'état, par les effets cumulés d’avoir moins de génération de porteurs chauds, et qu'ils ne soient pas dirigés vers l'oxyde de grille.
Pour respecter les contraintes de champ électrique Fowler-Nordheim, de fuites de lignes de bit, et de stress de grille et de drain des transistors d’accès TA, les tensions de ligne de bit BLj et les tensions de ligne de mot WLj sont toutes augmentées de 2V, (ainsi que les tensions permettant de les appliquer Bn, Dn, CLj).
Cependant, les conditions de programmation plus efficaces de la figure 3 (+2) impliquent une tension sur les drains des transistors d’état des cellules-mémoires non sélectionnée d’au moins 4V, ce qui est au-dessus de la tolérance en matière de programmation parasite, et cela n’est pas acceptable.
On se réfère désormais à la figure 4, qui représente un exemple de conditions de programmation plus efficaces et optimales, permises par l’application de la première tension positive non nulle Vlowglobalprog sur les grilles de commande CGi,j des transistors d’état des cellules mémoires qui ne sont pas sélectionnées.
La première tension positive non nulle Vlowglobalprog peut être comprise entre 3V et 5V, on choisira arbitrairement 4V pour décrire cet exemple. On pourra désigner la première tension positive non nulle Vlowglobalprog par « la tension Vlowglobalprog », par concision.
Les valeurs encadrées en trait plein dans le tableau de la figure 4 permettent d’appliquer la tension Vlowglobalprog sur les grilles de commande des cellules non sélectionnées.
Pour appliquer la tension de programmation négative à -4V et la tension Vlowglobalprog à 4V sur les différentes grilles de commande CGi,j, un signal de sélection de niveau haut à 4V est communiqué sur la ligne de sélection CLj de la rangée sélectionnée RG(sel), et un signal de sélection de niveau bas à -4V est appliqué sur la ligne de sélection CLj des rangées non sélectionnées RG(unsel).
Les caissons de type n Bn des inverseurs CGSWi,j sont polarisés négativement à -4V et les lignes d’alimentation Dn des transistors de type n des inverseurs CGSWi,j sont portées à -4V dans les colonnes sélectionnées COL(sel) et à 4V dans les colonnes non sélectionnées COL(unsel).
Les caissons de type p Bp des inverseurs CGSWi,j sont polarisés positivement à 4V et les lignes de drain Dp des transistors de type p des inverseurs CGSWi,j sont portées à 4V dans les colonnes sélectionnées COL(sel) et dans les colonnes non sélectionnées COL(unsel).
Ainsi, dans la rangée sélectionnée RG(sel), le signal de sélection CLj de niveau haut commande passants les transistors de type n des inverseurs CGSWi,j, transmettant la tension de programmation négative de -4V dans les colonnes sélectionnées COL(sel) et la tension Vlowglobalprog dans les colonnes non sélectionnées COL(unsel), depuis les lignes Dn respectives, qui, par effet de substrat dans les transistors de type n, est transmise à sensiblement 2V.
Dans les rangées non sélectionnées RG(unsel), le signal de sélection CLj de niveau bas commande passant les transistors de type p des inverseurs CGSWi,j, transmettant la tension Vlowglobalprog de 4V dans les colonnes sélectionnées COL(sel) et les colonnes non sélectionnées COL(unsel), depuis les lignes de drains Dp.
En résumé, la tension négative de programmation est appliquée sur la grille de commande du transistor d’état sélectionné, tandis que la première tension positive non nulle Vlowglobalprog est appliquée sur les grilles de commande des transistors d’état des cellules mémoires qui n’appartiennent pas au mot-mémoire sélectionné.
Et cela permet, sans introduire de programmation parasite, d’augmenter les tensions de lignes de mots WLj des rangées non sélectionnées et les tensions de lignes de bit BLi,k des cellules mémoire non sélectionnées, lors de ladite programmation.
Ainsi, la limite de tension de claquage des transistors de sélection TA est augmentée par effet de diode à grille, et les tensions appliquées sur des lignes de bit sélectionnées peuvent être plus élevées, dans cet exemple à 11V, et/ou les fuites de courant peuvent être plus faibles dans ces transistors.
La tension grille-drain des transistors sélectionnés est également réduite, ce qui permet de limiter des dégradations de l'oxyde de grille des transistors d’accès.
En outre, des transistors utilisés dans des éléments en périphérie du plan mémoire qui acheminent les tensions lors de la programmation, par exemple dans les décodeurs de lignes de bit BLdec (figure 1) et dans les décodeurs de rangées WL/CLdec (figure 1), bénéficient de ces mêmes avantages.
En outre, la polarisation du plan de source S est égale à la première tension positive non nulle Vlowglobalprog.
Ainsi (en référence à la figure 1, et comme encadré en trait pleins et interrompus sur la figure 3), les tensions de lignes de bits non sélectionnées VBLunsel, les tensions de grille de commande non sélectionnées VCGunsel, les tensions de lignes de mots non sélectionnées VWLunsel, les tensions de signal de commande de la rangée sélectionnée VCLsel et la tension de source VSprog sont toutes à un potentiel global de programmation de niveau bas, c’est-à-dire la première tension positive non nulle Vlowglobalprog.
Cela permet, en plus des produire des conditions de programmation optimales et respectant en particulier les tolérances en matière de programmation parasite, de simplifier grandement l’architecture et la commande du commutateur haute tension HVsw (figure 1) distribuant les tensions pour mettre en œuvre la programmation à tension partagée.

Claims (12)

  1. Procédé d’écriture de mémoire non-volatile du type électriquement effaçable et programmable (NVM) comprenant un plan mémoire organisé en rangées (RGj) et en colonnes (COLi) de mots mémoire (WDi,j) comprenant chacun des cellules mémoire (CELi,j,k) comportant un transistor d’état (TE) ayant une grille de commande et une grille flottante, le procédé d’écriture comprenant une phase de programmation comprenant, dans un mot mémoire sélectionné (WDi,j), une éventuelle programmation du type à tension partagée d’une cellule mémoire sélectionnée (CELi,j,k), dans lequel une première tension positive non nulle (Vlowglobalprog) est appliquée sur les grilles de commande (CGi,j+1) des transistors d’état des cellules mémoires qui n’appartiennent pas au mot-mémoire sélectionné (WDi,j), lors de ladite phase de programmation.
  2. Procédé selon la revendication 1, chaque cellule mémoire comprenant en outre un transistor d’accès (TA) en série avec le transistor d’état (TE) et avec une ligne de bit (VBL) respective, les transistors d’accès (TA) d’une même rangée ayant leurs grilles couplées à une ligne de mot (WLj), dans lequel les lignes de bit (BLi,k) autres que la ligne de bit de la cellule mémoire sélectionnée et les lignes de mots (WLj) des rangées non sélectionnées sont portées à la première tension positive non nulle (Vlowglobalprog), lors de ladite phase de programmation.
  3. Procédé selon la revendication 2, dans lequel :
    - ladite tension de programmation positive non nulle (VBLsel) est suffisamment haute pour engendrer une programmation optimale de la cellule mémoire sélectionnée, par exemple 11V ;
    - la tension de ligne de mot (VWLsel) de la rangée sélectionnée permet au transistor de sélection (TA) de transmettre ladite tension de programmation positive non nulle (VBLsel), par exemple 14V ;
    - la première tension positive non nulle (Vlowglobalprog) sur les lignes de bits des cellules mémoire non sélectionnées (BLi,k) est suffisamment haute pour ne pas engendrer une tension grille-drain détériorant le transistor d’accès (TA), par exemple 4V.
  4. Procédé selon l'une des revendications précédentes, le plan mémoire comportant un plan de source (S) ou des lignes de source (S), couplé(es) à une région de source des transistors d’état (TE), dans lequel la tension du plan de source (S) ou des lignes de source (S) est égale à la première tension positive non nulle (Vlowglobalprog), lors de ladite phase de programmation.
  5. Procédé selon l'une des revendications 2 à 4, dans lequel la première tension positive non nulle (Vlowglobalprog) est comprise entre 3 et 5 volts.
  6. Procédé selon l'une des revendications précédentes, dans lequel la programmation du type à tension partagée de la cellule mémoire sélectionnée (CELi,j,k) comprend une application d’une tension de programmation négative non nulle sur la grille de commande du transistor d’état (TE) de la cellule mémoire sélectionnée (CELi,j,k), et une application d’une tension de programmation positive non nulle sur une région de drain (BLi,k) du transistor d’état de la cellule mémoire sélectionnée (CELi,j,k).
  7. Circuit intégré de mémoire non-volatile du type électriquement effaçable et programmable (NVM) comprenant un plan mémoire organisé en rangées (RGj) et en colonnes (COLi) de mots mémoire (WDi,j) comprenant chacun des cellules mémoire (CELi,j,k) comportant un transistor d’état (TE) ayant une grille de commande et une grille flottante, la mémoire (NVM) comprenant des moyens d’écriture (MPRG) destinés à effectuer une phase de programmation comprenant, dans un mot mémoire sélectionné (WDi,j), une éventuelle programmation du type à tension partagée d’une cellule mémoire sélectionnée (CELi,j,k), et configurés pour appliquer une première tension positive non nulle (Vlowglobalprog) sur les grilles de commande (CGi,j+1) des transistors d’état de cellules mémoires qui n’appartiennent pas au mot mémoire sélectionné (WDi,j), lors de ladite phase de programmation.
  8. Circuit intégré selon la revendication 7, chaque cellule mémoire comprenant en outre un transistor d’accès (TA) en série avec le transistor d’état (TE) et avec une ligne de bit (VBL) respective, les transistors d’accès (TA) d’une même rangée ayant leurs grilles couplées à une ligne de mot (WLj), dans lequel les moyens d’écriture sont configurés pour porter les lignes de bit (BLi,k) autres que la ligne de bit de la cellule mémoire sélectionnée et les lignes de mots (WLj) des rangées non sélectionnées à la première tension positive non nulle (Vlowglobalprog), lors de ladite phase de programmation.
  9. Circuit intégré selon la revendication 8, dans lequel les moyens d’écriture sont configurés pour :
    - porter ladite tension de programmation positive non nulle (VBLsel) à un potentiel suffisamment haut pour engendrer une programmation optimale de la cellule mémoire sélectionnée, par exemple 11V ;
    - porter la tension de ligne de mot (VWLsel) de la rangée sélectionnée à un potentiel permettant au transistor de sélection (TA) de transmettre ladite tension de programmation positive non nulle (VBLsel), par exemple 14V ;
    - porter la première tension positive non nulle (Vlowglobalprog) sur les lignes de bits des cellules mémoire non sélectionnées (BLi,k) à un potentiel suffisamment haut pour ne pas engendrer une tension grille-drain détériorant le transistor d’accès (TA), par exemple 4V.
  10. Circuit intégré selon l'une des revendications 7 à 9, le plan mémoire (PM) comprenant un plan de source (S) ou des lignes de sources (S) relié(es) à des régions de source des transistors d’état (TE), dans lequel les moyens d’écriture (MPRG) sont configurés pour porter le potentiel du plan de source (S) ou des lignes de source (S) égal à la première tension positive non nulle (Vlowglobalprog), lors de ladite phase de programmation.
  11. Circuit intégré selon l'une des revendications 8 à 10, dans lequel la première tension positive non nulle (Vlowglobalprog) est comprise entre 3 et 5 volts.
  12. Circuit intégré selon l'une des revendications 7 à 11, dans lequel les moyens d’écriture (MPRG) sont configurés pour appliquer une tension de programmation négative non nulle sur la grille de commande du transistor d’état (TE) de la cellule mémoire sélectionnée (CELi,j,k) et pour appliquer une tension de programmation positive non nulle sur une région de drain (BLi,k) du transistor d’état (TE) de la cellule mémoire sélectionnée (CELi,j,k), lors de ladite phase de programmation.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5706228A (en) * 1996-02-20 1998-01-06 Motorola, Inc. Method for operating a memory array
US20160155506A1 (en) * 2014-11-27 2016-06-02 Stmicroelectronics (Rousset) Sas Compact Memory Device of the EEPROM Type

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04123471A (ja) * 1990-09-14 1992-04-23 Oki Electric Ind Co Ltd 半導体記憶装置のデータ書込みおよび消去方法
US7190623B2 (en) * 2003-11-06 2007-03-13 Ememory Technologies Inc. Non-volatile memory cell and method of operating the same
US8837221B2 (en) * 2010-09-03 2014-09-16 Aplus Flash Technology, Inc. Write bias condition for 2T-string NOR flash cell
US20120063223A1 (en) * 2010-09-09 2012-03-15 Aplus Flash Technology, Inc. Most compact flotox-based combo NVM design without sacrificing EEPROM endurance cycles for 1-die data and code storage
US9286982B2 (en) * 2014-08-08 2016-03-15 Silicon Storage Technology, Inc. Flash memory system with EEPROM functionality

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5706228A (en) * 1996-02-20 1998-01-06 Motorola, Inc. Method for operating a memory array
US20160155506A1 (en) * 2014-11-27 2016-06-02 Stmicroelectronics (Rousset) Sas Compact Memory Device of the EEPROM Type

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