JP4649156B2 - 半導体装置およびそのデータ書き込み方法 - Google Patents
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Description
図1は、実施の形態1の半導体装置の全体構成を示すブロック図である。図1に示すように、実施の形態1は、メモリ素子1、書き込み用電源回路2、書き込み終了検出回路3およびデータ出力回路4を備えている。メモリ素子1は、MONOS構造を有する。書き込み用電源回路2は、外部から供給された書き込み開始信号S1に基づいて、メモリ素子1にデータを書き込むための電圧、例えば後述する書き込み時のゲート印加電圧Vgおよびそれよりも高い電圧Vppを供給し、メモリ素子1に対するデータの書き込み動作を行う。また、書き込み用電源回路2は、書き込み終了検出回路3から停止信号S2を受け取ると、メモリ素子1へのゲート印加電圧Vgおよび高電圧Vppの供給を停止する。
図9は、実施の形態2の半導体装置の全体構成を示すブロック図である。図9に示すように、実施の形態2は、書き込み終了検出回路3の代わりに計時手段5を有し、この計時手段5が書き込み用電源回路2に停止信号S2を出力する構成のものである。その他の構成は、実施の形態1の図1に示す構成と同じである。計時手段5は、例えばカウンタにより構成されている。このカウンタは、例えば書き込み開始信号S1の入力によりリセットされた後、カウントを開始し、予め設定されたカウント数、すなわち時間になると、停止信号S2を出力する。予め設定されたカウント数(時間)は、特に限定しないが、例えば図4の特性図より、100ミリ秒以上に相当する値であるのが適当である。実施の形態2によれば、実施の形態1と同様の効果が得られる。
図10は、実施の形態3の半導体装置の全体構成を示す回路図である。図10に示すように、実施の形態3は、複数(図示例では、3個)のMONOS素子21,31,41を用いて、電源電圧の変動を検出する回路を構成したものである。正側の電源ライン17と第1の接続ノードN1との間の読み出し用PMOS12および書き込み用PMOS13の接続関係は、実施の形態1(図2)の構成と同様である。3個のMONOS素子21,31,41の各ドレインは、いずれも第1の接続ノードN1に接続されている。
図11は、実施の形態4の半導体装置の全体構成を示す回路図である。図1に示すように、実施の形態4は、MONOS素子51を用いて、基準電圧発生回路を構成したものである。MONOS素子51のドレインは、抵抗59の一端に接続されている。抵抗59の他端は、正側の電源ライン17に接続されている。MONOS素子51のソースおよびバルクは、負側の電源ライン18に接続されている。
1,11,21,31,41,51 メモリ素子
2 書き込み用電源回路
3 書き込み終了検出回路
5 計時手段
Claims (4)
- ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子を備えた半導体装置であって、
前記メモリ素子にデータを書き込む際に、インパクトイオン化による前記ホットエレクトロンの発生が停止する所定時間以上の間、前記ゲート電極に電圧を印加した書き込み動作を行うことにより、しきい値電圧が書き込み時のゲート印加電圧にまで上昇するとチャネル内にチャネル電流が流れなくなり、データが書き込まれた状態のしきい値電圧が前記ゲート電極に印加した電圧に等しく、またはほぼ等しくなり書き込みが自動終了する書き込み用電源回路と、
前記メモリ素子を複数個配置し、各メモリ素子の前記ゲート電圧に異なる電圧を印加した書き込みを行い、書き込み後の前記しきい値電圧と供給される電源電圧とを比較することにより、当該電源電圧の変動を検出する回路と、
を備えることを特徴とする半導体装置。 - 前記書き込み用電源回路は、前記メモリ素子にデータを書き込む際に、100ミリ秒以上の間、書き込み動作を行うことを特徴とする請求項1に記載の半導体装置。
- ソース領域とドレイン領域との間の半導体層上にトンネル酸化膜が積層され、該トンネル酸化膜上に窒化膜が積層され、該窒化膜上にトップ酸化膜が積層され、該トップ酸化膜上にゲート電極が積層されており、前記窒化膜に、前記トンネル酸化膜を介して前記半導体層から供給されたホットエレクトロンを蓄積することによってデータを記憶するメモリ素子にデータを書き込むにあたって、
前記メモリ素子にデータを書き込む際に、インパクトイオン化による前記ホットエレクトロンの発生が停止する所定時間以上の間、前記ゲート電極に電圧を印加した書き込み動作を行うことにより、しきい値電圧が書き込み時のゲート印加電圧にまで上昇するとチャネル内にチャネル電流が流れなくなり、データが書き込まれた状態のしきい値電圧が前記ゲート電極に印加した電圧に等しく、またはほぼ等しくなり書き込みが自動終了し、
前記メモリ素子を複数個配置し、各メモリ素子の前記ゲート電圧に異なる電圧を印加した書き込みを行い、
書き込み後の前記しきい値電圧と供給される電源電圧とを比較することにより、当該電源電圧の変動を検出することを特徴とする半導体装置のデータ書き込み方法。 - 前記メモリ素子にデータを書き込む際に、100ミリ秒以上の間、書き込み動作を行うことを特徴とする請求項3に記載の半導体装置のデータ書き込み方法。
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Citations (8)
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JPH0676589A (ja) * | 1992-07-06 | 1994-03-18 | Sony Corp | フラッシュ型e2 promの消去方法 |
JPH0855487A (ja) * | 1994-07-01 | 1996-02-27 | Advanced Micro Devicds Inc | メモリセルが消去された後にフラッシュメモリアレイにおけるメモリセルのしきい値電圧を収束する方法、およびその方法に従ってメモリセルのしきい値電圧を収束するためのゲート電圧およびドレイン電圧を印加するよう電力源が制御されるフラッシュメモリアレイ |
JPH0974146A (ja) * | 1995-09-04 | 1997-03-18 | Sony Corp | 不揮発性半導体記憶装置 |
JPH11260080A (ja) * | 1997-12-31 | 1999-09-24 | Lg Semicon Co Ltd | 不揮発性メモリデバイスのプログラムシステム |
JPH11297865A (ja) * | 1998-03-18 | 1999-10-29 | Micronics Internatl Co Ltd | フローティングゲートメモリデバイス |
JP2002124091A (ja) * | 2000-10-13 | 2002-04-26 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリ及び半導体装置 |
JP2004186490A (ja) * | 2002-12-04 | 2004-07-02 | Denso Corp | 不揮発性半導体記憶装置 |
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JPH0676589A (ja) * | 1992-07-06 | 1994-03-18 | Sony Corp | フラッシュ型e2 promの消去方法 |
JPH0855487A (ja) * | 1994-07-01 | 1996-02-27 | Advanced Micro Devicds Inc | メモリセルが消去された後にフラッシュメモリアレイにおけるメモリセルのしきい値電圧を収束する方法、およびその方法に従ってメモリセルのしきい値電圧を収束するためのゲート電圧およびドレイン電圧を印加するよう電力源が制御されるフラッシュメモリアレイ |
JPH0974146A (ja) * | 1995-09-04 | 1997-03-18 | Sony Corp | 不揮発性半導体記憶装置 |
JPH11260080A (ja) * | 1997-12-31 | 1999-09-24 | Lg Semicon Co Ltd | 不揮発性メモリデバイスのプログラムシステム |
JPH11297865A (ja) * | 1998-03-18 | 1999-10-29 | Micronics Internatl Co Ltd | フローティングゲートメモリデバイス |
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