JPH0676589A - フラッシュ型ｅ２ ｐｒｏｍの消去方法 - Google Patents
フラッシュ型ｅ２ ｐｒｏｍの消去方法Info
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- JPH0676589A JPH0676589A JP34132892A JP34132892A JPH0676589A JP H0676589 A JPH0676589 A JP H0676589A JP 34132892 A JP34132892 A JP 34132892A JP 34132892 A JP34132892 A JP 34132892A JP H0676589 A JPH0676589 A JP H0676589A
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Abstract
(57)【要約】
【目的】 セルフ・コンバージェンスによる過剰消去抑
止の効果を維持しつつ書込み時の消費電流の低減を可能
としたフラッシュ型Ｅ2 ＰＲＯＭの消去方法を提供す
る。 【構成】 Ｆ‐Ｎ・トンネリングによる消去（ステップ
Ｓ１）後、ドレイン電圧を印加してアバランシェ・ホッ
ト・キャリヤを注入し、チャネル濃度とゲート電圧によ
って決まる収束Ｖthに自動的に収束させる際に（ステッ
プＳ２）、このセルフ・コンバージェンスによる収束Ｖ
thを、フローティングゲート‐ドレイン間の結合容量Ｃ
D で決まるドレイン電流ＩD が流れ始める閾値電圧以上
とし、書込み時において半選択状態のメモリセルにリー
ク電流が流れないようにする。
止の効果を維持しつつ書込み時の消費電流の低減を可能
としたフラッシュ型Ｅ2 ＰＲＯＭの消去方法を提供す
る。 【構成】 Ｆ‐Ｎ・トンネリングによる消去（ステップ
Ｓ１）後、ドレイン電圧を印加してアバランシェ・ホッ
ト・キャリヤを注入し、チャネル濃度とゲート電圧によ
って決まる収束Ｖthに自動的に収束させる際に（ステッ
プＳ２）、このセルフ・コンバージェンスによる収束Ｖ
thを、フローティングゲート‐ドレイン間の結合容量Ｃ
D で決まるドレイン電流ＩD が流れ始める閾値電圧以上
とし、書込み時において半選択状態のメモリセルにリー
ク電流が流れないようにする。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュ型Ｅ2 ＰＲ
ＯＭの消去方法に関し、特にファウラ‐ノルドハイム
（Ｆ‐Ｎ）・トンネリングによる消去の後に、ドレイン
電圧を印加してアバランシェ・ホット・キャリヤを注入
するフラッシュ型Ｅ2 ＰＲＯＭの消去方法に関する。
ＯＭの消去方法に関し、特にファウラ‐ノルドハイム
（Ｆ‐Ｎ）・トンネリングによる消去の後に、ドレイン
電圧を印加してアバランシェ・ホット・キャリヤを注入
するフラッシュ型Ｅ2 ＰＲＯＭの消去方法に関する。
【０００２】
【従来の技術】フラッシュ（一括消去）型Ｅ2 ＰＲＯＭ
においては、ソースとフローティングゲートの間の容量
結合比がセルによって違うため、消去後の閾値電圧Ｖth
にバラツキが生じる。この閾値電圧Ｖthのバラツキは、
閾値電圧Ｖthが０Ｖ未満となる過剰消去の原因となる。
においては、ソースとフローティングゲートの間の容量
結合比がセルによって違うため、消去後の閾値電圧Ｖth
にバラツキが生じる。この閾値電圧Ｖthのバラツキは、
閾値電圧Ｖthが０Ｖ未満となる過剰消去の原因となる。
【０００３】過剰消去状態のセルは致命的な欠陥とな
る。すなわち、ビット線上のあるセルを読み出すとき
に、同一ビット線上に過剰消去のセルがあると、過剰消
去状態のセルを通って電流が流れるために、オフ状態
（書込み状態）のセルをオン状態と誤って判断してしま
うことになる。また、過剰消去状態のセルを通って電流
が流れることにより、ビット線電位が十分に上がらなく
なるため、書込みもできなくなってしまう。
る。すなわち、ビット線上のあるセルを読み出すとき
に、同一ビット線上に過剰消去のセルがあると、過剰消
去状態のセルを通って電流が流れるために、オフ状態
（書込み状態）のセルをオン状態と誤って判断してしま
うことになる。また、過剰消去状態のセルを通って電流
が流れることにより、ビット線電位が十分に上がらなく
なるため、書込みもできなくなってしまう。
【０００４】このフラッシュ型Ｅ2 ＰＲＯＭの最大の課
題であった過剰消去の問題を解決する消去方法として、
従来のＦ‐Ｎ・トンネリングによる消去後、ドレイン電
圧を印加してアバランシェ・ホット・キャリヤを注入す
る方法が開発された（NIKKEIMICRODEVICES 1992年 2月
号 P85〜P91 参照）。
題であった過剰消去の問題を解決する消去方法として、
従来のＦ‐Ｎ・トンネリングによる消去後、ドレイン電
圧を印加してアバランシェ・ホット・キャリヤを注入す
る方法が開発された（NIKKEIMICRODEVICES 1992年 2月
号 P85〜P91 参照）。
【０００５】この消去方法によれば、消去中に、仮に過
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度（以下、チャネル濃度と略称する）とゲ
ート電圧によって決まる閾値電圧Ｖth（以下、収束Ｖth
と称する）に自動的に収束し（セルフ・コンバージェン
ス）、過剰消去にはならない。例えば、コントロールゲ
ートのゲート電圧ＶG が０Ｖであれば、紫外線によって
消去したときの閾値電圧Ｖth（以下、ＵＶ・Ｅ・Ｖthと
称する）を３Ｖとすると、収束Ｖthが１．１Ｖとなり、
よって過剰消去を抑止することができる。
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度（以下、チャネル濃度と略称する）とゲ
ート電圧によって決まる閾値電圧Ｖth（以下、収束Ｖth
と称する）に自動的に収束し（セルフ・コンバージェン
ス）、過剰消去にはならない。例えば、コントロールゲ
ートのゲート電圧ＶG が０Ｖであれば、紫外線によって
消去したときの閾値電圧Ｖth（以下、ＵＶ・Ｅ・Ｖthと
称する）を３Ｖとすると、収束Ｖthが１．１Ｖとなり、
よって過剰消去を抑止することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の消去方法では、ゲート電圧ＶG およびソース電圧
ＶS が共に０Ｖ、ドレイン電圧ＶD が例えば６Ｖの条件
下で行われるが、この状態は書込み時の半選択セル（ビ
ット線；選択、ワード線；非選択）と全く同じ状態であ
り、収束Ｖthのところでも書込み時にリーク電流が流れ
るために、書込み時の消費電流が増大するという問題点
がある。
従来の消去方法では、ゲート電圧ＶG およびソース電圧
ＶS が共に０Ｖ、ドレイン電圧ＶD が例えば６Ｖの条件
下で行われるが、この状態は書込み時の半選択セル（ビ
ット線；選択、ワード線；非選択）と全く同じ状態であ
り、収束Ｖthのところでも書込み時にリーク電流が流れ
るために、書込み時の消費電流が増大するという問題点
がある。
【０００７】例えば、ワード線の数が２０４８本の場合
であって、２０４８番目のワード線が選択されている場
合の書込み時の状態を示す図６において、書込み電流は
およそ４００〜６００μＡであるから、半選択セルのリ
ーク電流として許容できる限度はおよそ１０％（４０〜
６０μＡ）である。本願発明者による実験結果を図７に
示す。この実験結果は１．０μｍルールのメモリセルの
値ではあるが、収束Ｖthにおけるドレイン電流ＩD は８
４μＡと非常に大きい。また、チャネル長Ｌの依存性を
図８に、ＵＶ・Ｅ・Ｖthの依存性を図９にそれぞれ示
す。
であって、２０４８番目のワード線が選択されている場
合の書込み時の状態を示す図６において、書込み電流は
およそ４００〜６００μＡであるから、半選択セルのリ
ーク電流として許容できる限度はおよそ１０％（４０〜
６０μＡ）である。本願発明者による実験結果を図７に
示す。この実験結果は１．０μｍルールのメモリセルの
値ではあるが、収束Ｖthにおけるドレイン電流ＩD は８
４μＡと非常に大きい。また、チャネル長Ｌの依存性を
図８に、ＵＶ・Ｅ・Ｖthの依存性を図９にそれぞれ示
す。
【０００８】本発明は、上述した点に鑑みてなされたも
のであって、セルフ・コンバージェンスによる過剰消去
抑止の効果を維持しつつ書込み時の消費電流の低減を可
能としたフラッシュ型Ｅ2 ＰＲＯＭの消去方法を提供す
ることを目的とする。
のであって、セルフ・コンバージェンスによる過剰消去
抑止の効果を維持しつつ書込み時の消費電流の低減を可
能としたフラッシュ型Ｅ2 ＰＲＯＭの消去方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ｆ‐Ｎ・トンネリングによる消去の後
に、ドレイン電圧ＶD を印加してアバランシェ・ホット
・キャリヤを注入するフラッシュ型Ｅ2 ＰＲＯＭの消去
方法において、コントロールゲート‐フローティングゲ
ート間の結合容量をＣC 、フローティングゲート‐ドレ
イン間の結合容量をＣD 、紫外線によって消去したとき
の閾値電圧をＵＶ・Ｅ・Ｖth、プロセスに依存する電圧
をＶP とするとき、消去後ドレイン電圧ＶD を印加する
際に、
に、本発明は、Ｆ‐Ｎ・トンネリングによる消去の後
に、ドレイン電圧ＶD を印加してアバランシェ・ホット
・キャリヤを注入するフラッシュ型Ｅ2 ＰＲＯＭの消去
方法において、コントロールゲート‐フローティングゲ
ート間の結合容量をＣC 、フローティングゲート‐ドレ
イン間の結合容量をＣD 、紫外線によって消去したとき
の閾値電圧をＵＶ・Ｅ・Ｖth、プロセスに依存する電圧
をＶP とするとき、消去後ドレイン電圧ＶD を印加する
際に、
【数５】 ＶG ＞｛１＋（ＣD ／ＣC ）｝ＶD −ＵＶ・Ｅ・Ｖth−ＶP なる条件を満足するゲート電圧ＶG をコントロールゲー
トに印加する。
トに印加する。
【００１０】
【作用】Ｆ‐Ｎ・トンネリングによる消去後のセルフ・
コンバージェンス時に、上記条件を満足するゲート電圧
ＶG をコントロールゲートに印加することにより、セル
フ・コンバージェンスで収束させる収束Ｖthを、フロー
ティングゲート‐ドレイン間の結合容量ＣD で決まるド
レイン電流が流れ始める閾値電圧以上にする。これによ
り、半選択セルにリーク電流が流れないため、書込み時
の消費電流を低減できる。また、収束ＶthをＵＶ・Ｅ・
Ｖthとすることにより、ＵＶ・Ｅ・Ｖthではメモリセル
のフローティングゲートには電荷がないことから、収束
Ｖthが変化しにくく、外部ストレスに対して安定なメモ
リセルとすることができる。
コンバージェンス時に、上記条件を満足するゲート電圧
ＶG をコントロールゲートに印加することにより、セル
フ・コンバージェンスで収束させる収束Ｖthを、フロー
ティングゲート‐ドレイン間の結合容量ＣD で決まるド
レイン電流が流れ始める閾値電圧以上にする。これによ
り、半選択セルにリーク電流が流れないため、書込み時
の消費電流を低減できる。また、収束ＶthをＵＶ・Ｅ・
Ｖthとすることにより、ＵＶ・Ｅ・Ｖthではメモリセル
のフローティングゲートには電荷がないことから、収束
Ｖthが変化しにくく、外部ストレスに対して安定なメモ
リセルとすることができる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、本発明による消去方法が適用され
るＥ2 ＰＲＯＭの単位セルについての回路構成例を示す
回路図である。図２において、メモリセル１のソースＳ
は接地され、そのコントロールゲートＣＧはワード線２
に、ドレインＤはビット線３にそれぞれ接続されてい
る。メモリセル１のコントロールゲートＣＧには、ＶG
用定電圧発生回路４で発生されるゲート電圧ＶG がワー
ド線２を介して印加される。一方、メモリセル１のドレ
インＤには、ＶD 用定電圧発生回路５で発生されるドレ
イン電圧ＶD がビット線３を介して印加される。
に説明する。図２は、本発明による消去方法が適用され
るＥ2 ＰＲＯＭの単位セルについての回路構成例を示す
回路図である。図２において、メモリセル１のソースＳ
は接地され、そのコントロールゲートＣＧはワード線２
に、ドレインＤはビット線３にそれぞれ接続されてい
る。メモリセル１のコントロールゲートＣＧには、ＶG
用定電圧発生回路４で発生されるゲート電圧ＶG がワー
ド線２を介して印加される。一方、メモリセル１のドレ
インＤには、ＶD 用定電圧発生回路５で発生されるドレ
イン電圧ＶD がビット線３を介して印加される。
【００１２】次に、本発明による消去方法の処理手順に
つき、図１のフローチャートにしたがって説明する。な
お、ＶG 用定電圧発生回路４およびＶD 用定電圧発生回
路５では、各ステップの処理に応じた適当な値のゲート
電圧ＶG およびドレイン電圧ＶD が適宜発生されるもの
とする。
つき、図１のフローチャートにしたがって説明する。な
お、ＶG 用定電圧発生回路４およびＶD 用定電圧発生回
路５では、各ステップの処理に応じた適当な値のゲート
電圧ＶG およびドレイン電圧ＶD が適宜発生されるもの
とする。
【００１３】先ず、Ｆ‐Ｎ・トンネリングによる消去を
行う（ステップＳ１）。この処理ステップでは、コント
ロールゲートＣＧに高電圧を印加し、ドレインＤを０Ｖ
にする。コントロールゲートＣＧに高電圧が印加された
ことにより、フローティングゲートＦＧも高い電位とな
るため、フローティングゲートＦＧのトンネル部の酸化
膜に高電界がかかる。その結果、フローティングゲート
ＦＧからドレインＤへトンネル電流（Ｆ‐Ｎ電流）が流
れ出るため、消去が行われる。
行う（ステップＳ１）。この処理ステップでは、コント
ロールゲートＣＧに高電圧を印加し、ドレインＤを０Ｖ
にする。コントロールゲートＣＧに高電圧が印加された
ことにより、フローティングゲートＦＧも高い電位とな
るため、フローティングゲートＦＧのトンネル部の酸化
膜に高電界がかかる。その結果、フローティングゲート
ＦＧからドレインＤへトンネル電流（Ｆ‐Ｎ電流）が流
れ出るため、消去が行われる。
【００１４】このＦ‐Ｎ・トンネリングによる消去の
後、ドレインＤに例えば６Ｖのドレイン電圧ＶD を印加
してアバランシェ・ホット・キャリヤを注入する（ステ
ップＳ２）。このとき、コントロールゲートＣＧには、
以下の条件を満足するゲート電圧ＶG を印加する。
後、ドレインＤに例えば６Ｖのドレイン電圧ＶD を印加
してアバランシェ・ホット・キャリヤを注入する（ステ
ップＳ２）。このとき、コントロールゲートＣＧには、
以下の条件を満足するゲート電圧ＶG を印加する。
【００１５】すなわち、コントロールゲートＣＧ‐フロ
ーティングゲートＦＧ間の結合容量をＣC 、フローティ
ングゲートＦＧ‐ドレインＤ間の結合容量をＣD 、紫外
線によって消去したときの閾値電圧ＶthをＵＶ・Ｅ・Ｖ
th、プロセスに依存する電圧をＶP とするとき、
ーティングゲートＦＧ間の結合容量をＣC 、フローティ
ングゲートＦＧ‐ドレインＤ間の結合容量をＣD 、紫外
線によって消去したときの閾値電圧ＶthをＵＶ・Ｅ・Ｖ
th、プロセスに依存する電圧をＶP とするとき、
【数６】 ＶG ＞｛１＋（ＣD ／ＣC ）｝ＶD −ＵＶ・Ｅ・Ｖth−ＶP なる条件を満足するゲート電圧ＶG をコントロールゲー
トＣＧに印加する。図３に、収束Ｖthのゲート電圧ＶG
に対する依存性を示す。これを数式で表わすと、
トＣＧに印加する。図３に、収束Ｖthのゲート電圧ＶG
に対する依存性を示す。これを数式で表わすと、
【数７】 収束Ｖth＝ＵＶ・Ｅ・Ｖth＋ＶG −ＶD ＋ＶP となる。
【００１６】上述したように、Ｆ‐Ｎ・トンネリングに
よる消去後、ドレイン電圧ＶD を印加してアバランシェ
・ホット・キャリヤを注入することにより、チャネル濃
度とゲート電圧ＶG によって決まる閾値電圧である収束
Ｖthに収束する（セルフ・コンバージェンス）。すなわ
ち、Ｆ‐Ｎ・トンネリングによる消去中に、仮に過剰消
去になり得るメモリセル１があったとしても、アバラン
シェ・ホット・キャリヤの注入によって回復し、最終的
に収束Ｖthに収束するために、過剰消去を防止できる。
よる消去後、ドレイン電圧ＶD を印加してアバランシェ
・ホット・キャリヤを注入することにより、チャネル濃
度とゲート電圧ＶG によって決まる閾値電圧である収束
Ｖthに収束する（セルフ・コンバージェンス）。すなわ
ち、Ｆ‐Ｎ・トンネリングによる消去中に、仮に過剰消
去になり得るメモリセル１があったとしても、アバラン
シェ・ホット・キャリヤの注入によって回復し、最終的
に収束Ｖthに収束するために、過剰消去を防止できる。
【００１７】また、Ｆ‐Ｎ・トンネリングによる消去後
のセルフ・コンバージェンス時に、コントロールゲート
ＣＧに印加するゲート電圧ＶG を上記条件を満足するよ
うに設定することにより、収束Ｖthをフローティングゲ
ートＦＧ‐ドレインＤ間の結合容量ＣD で決まるドレイ
ン電流ＩD が流れ始める閾値電圧以上にすることができ
る。
のセルフ・コンバージェンス時に、コントロールゲート
ＣＧに印加するゲート電圧ＶG を上記条件を満足するよ
うに設定することにより、収束Ｖthをフローティングゲ
ートＦＧ‐ドレインＤ間の結合容量ＣD で決まるドレイ
ン電流ＩD が流れ始める閾値電圧以上にすることができ
る。
【００１８】これによれば、ワード線の数が２０４８本
の場合であって、２０４８番目のワード線が選択されて
いる場合の書込み時を示す図４において、ビット線選択
による半選択のメモリセル１0 〜１2046がセルフ・コン
バージェンスによって既に収束Ｖthにあり、この収束Ｖ
thがドレイン電流ＩD が流れ始める閾値電圧以上である
ため、これらのメモリセル１0 〜１2046にはセル電流
（リーク電流）が流れなく、書込み中のメモリセル１
2047のみにセル電流が流れる。したがって、書込み時の
消費電流を低減できる。
の場合であって、２０４８番目のワード線が選択されて
いる場合の書込み時を示す図４において、ビット線選択
による半選択のメモリセル１0 〜１2046がセルフ・コン
バージェンスによって既に収束Ｖthにあり、この収束Ｖ
thがドレイン電流ＩD が流れ始める閾値電圧以上である
ため、これらのメモリセル１0 〜１2046にはセル電流
（リーク電流）が流れなく、書込み中のメモリセル１
2047のみにセル電流が流れる。したがって、書込み時の
消費電流を低減できる。
【００１９】ところで、セルフ・コンバージェンスによ
る収束Ｖthが、ドレイン電流ＩD が流れ始める閾値電圧
以上であっても、収束Ｖth≠ＵＶ・Ｅ・Ｖthのときは、
フローティングゲートＦＧに電荷が入っている状態であ
る。フローティングゲートＦＧに電荷が入っていると、
熱や時間などの外部ストレスによって閾値電圧Ｖthが変
化し易く、この閾値電圧Ｖthの変化は、フラッシュ型Ｅ
2 ＰＲＯＭの読出し速度などの仕様の変化につながる。
る収束Ｖthが、ドレイン電流ＩD が流れ始める閾値電圧
以上であっても、収束Ｖth≠ＵＶ・Ｅ・Ｖthのときは、
フローティングゲートＦＧに電荷が入っている状態であ
る。フローティングゲートＦＧに電荷が入っていると、
熱や時間などの外部ストレスによって閾値電圧Ｖthが変
化し易く、この閾値電圧Ｖthの変化は、フラッシュ型Ｅ
2 ＰＲＯＭの読出し速度などの仕様の変化につながる。
【００２０】そこで、収束Ｖthがドレイン電流ＩD が流
れ始める閾値電圧以上であって、しかもＵＶ・Ｅ・Ｖth
の値になるように、セルフ・コンバージェンス時のゲー
ト電圧ＶG を設定する。このように、収束ＶthをＵＶ・
Ｅ・Ｖthとすることにより、ＵＶ・Ｅ・Ｖthではメモリ
セル１のフローティングゲートＦＧには電荷がないこと
から、収束Ｖthが変化しにくく、外部ストレスに対して
安定なセルとすることができる。
れ始める閾値電圧以上であって、しかもＵＶ・Ｅ・Ｖth
の値になるように、セルフ・コンバージェンス時のゲー
ト電圧ＶG を設定する。このように、収束ＶthをＵＶ・
Ｅ・Ｖthとすることにより、ＵＶ・Ｅ・Ｖthではメモリ
セル１のフローティングゲートＦＧには電荷がないこと
から、収束Ｖthが変化しにくく、外部ストレスに対して
安定なセルとすることができる。
【００２１】なお、上記実施例では、図４の例におい
て、１ワード線（＝１セクタ）で、１ワード線のみ消去
する場合について説明したが、一括消去を狙う場合に
は、図５に示すように、ほとんどのビットの消去Ｖth分
布を１Ｖの幅の範囲に入れる必要がある。これは、１本
のビット線の２０４８セルのうち１／４が収束Ｖthより
も下にいったとしただけでも、５１２セルがリーク電流
を流してしまうからである（１０μＡ／セルとして１ｍ
Ａ）。
て、１ワード線（＝１セクタ）で、１ワード線のみ消去
する場合について説明したが、一括消去を狙う場合に
は、図５に示すように、ほとんどのビットの消去Ｖth分
布を１Ｖの幅の範囲に入れる必要がある。これは、１本
のビット線の２０４８セルのうち１／４が収束Ｖthより
も下にいったとしただけでも、５１２セルがリーク電流
を流してしまうからである（１０μＡ／セルとして１ｍ
Ａ）。
【００２２】上述した一連の消去動作を行う場合、メモ
リアレイを構成するＥ2 ＰＲＯＭからなるメモリセルの
全てを書込み状態（フローティングゲートに電子が入っ
ている状態）にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Ｖthが数Ｖの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Ｖthが変化しないようにセルが作られるので
あるが、ドレイン又はゲートのいずれか一方だけに電圧
を印加した場合でも閾値電圧Ｖthがシフトする現象を言
う。
リアレイを構成するＥ2 ＰＲＯＭからなるメモリセルの
全てを書込み状態（フローティングゲートに電子が入っ
ている状態）にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Ｖthが数Ｖの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Ｖthが変化しないようにセルが作られるので
あるが、ドレイン又はゲートのいずれか一方だけに電圧
を印加した場合でも閾値電圧Ｖthがシフトする現象を言
う。
【００２３】このように、書込み後のメモリセルの閾値
電圧Ｖthがばらつくことから、深めに閾値電圧Ｖthを書
き込まないと、Ｖthシフト不足のセルが発生してしまう
ことになるため、書込み時間を長くしなければならな
い。また、書込みディスターブ特性が悪いときも、Ｖth
シフト不足になり、読出し速度が遅くなるなどの悪影響
を及ぼすことになる。そこで、本発明による他の実施例
では、メモリセル全てが書込み状態にあるとき、セルフ
コンバージェンスによって書込み後のメモリセルの閾値
電圧Ｖthを、ある一定のＶthに収束させるようにしてい
る。
電圧Ｖthがばらつくことから、深めに閾値電圧Ｖthを書
き込まないと、Ｖthシフト不足のセルが発生してしまう
ことになるため、書込み時間を長くしなければならな
い。また、書込みディスターブ特性が悪いときも、Ｖth
シフト不足になり、読出し速度が遅くなるなどの悪影響
を及ぼすことになる。そこで、本発明による他の実施例
では、メモリセル全てが書込み状態にあるとき、セルフ
コンバージェンスによって書込み後のメモリセルの閾値
電圧Ｖthを、ある一定のＶthに収束させるようにしてい
る。
【００２４】すなわち、図１０のフローチャートにおい
て、先ず、メモリアレイを構成する全てのメモリセル
（又は、あるブロック内のメモリセル）を書込み状態に
し（ステップＳ１１）、続いて書込み後の閾値電圧Ｖth
のばらつきを小さくするためにセルフコンバージェンス
を行う（ステップＳ１２）。このセルフコンバージェン
スでは、書込み後の閾値電圧Ｖthを例えば６．５Ｖに収
束させる場合、数７の数式に収束Ｖth＝６．５Ｖを代入
することにより、
て、先ず、メモリアレイを構成する全てのメモリセル
（又は、あるブロック内のメモリセル）を書込み状態に
し（ステップＳ１１）、続いて書込み後の閾値電圧Ｖth
のばらつきを小さくするためにセルフコンバージェンス
を行う（ステップＳ１２）。このセルフコンバージェン
スでは、書込み後の閾値電圧Ｖthを例えば６．５Ｖに収
束させる場合、数７の数式に収束Ｖth＝６．５Ｖを代入
することにより、
【数８】ＶD ＝ＶG ＋ＵＶ・Ｅ・Ｖth＋ＶP −６．５ となり、この数式の条件を満足するドレイン電圧ＶD 、
ゲート電圧ＶG をドレイン、ゲートに印加する。
ゲート電圧ＶG をドレイン、ゲートに印加する。
【００２５】その結果、メモリセルの閾値電圧Ｖthは
６．５Ｖ付近に収束し、Ｖthのばらつきは小さくなる。
このようにしてメモリセルの閾値電圧Ｖthを６．５Ｖ付
近に収束させ、Ｖthのばらつきを小さくした後、先述し
た本発明に係る一連の消去動作を実行し（ステップＳ１
３）、この消去動作を全ビットに対して終了したと判定
する（ステップＳ１４）まで繰り返す。
６．５Ｖ付近に収束し、Ｖthのばらつきは小さくなる。
このようにしてメモリセルの閾値電圧Ｖthを６．５Ｖ付
近に収束させ、Ｖthのばらつきを小さくした後、先述し
た本発明に係る一連の消去動作を実行し（ステップＳ１
３）、この消去動作を全ビットに対して終了したと判定
する（ステップＳ１４）まで繰り返す。
【００２６】上述したように、セルフコンバージェンス
によって書込み後の閾値電圧Ｖthのばらつきを小さくで
きることにより、図１１（Ａ）に示すようにＶthばらつ
きが大きく、まだ点線以上に閾値電圧Ｖthが達していな
いビットがあったとしても、セルフコンバージェンスを
かけることによって図１１（Ｂ）の状態にすることがで
きるので、再度の書込みが必要なくなり、書込み時間の
高速化が図れる。また、セルフコンバージェンスは、前
述したように閾値電圧Ｖthをある電圧に収束させるもの
であることから、図１２に示すように、書込みディスタ
ーブで落ちたビットも、セルフコンバージェンスをかけ
ることによって点線以上のビットに戻すことができるた
め、書込みディスターブの低減化も図れる。
によって書込み後の閾値電圧Ｖthのばらつきを小さくで
きることにより、図１１（Ａ）に示すようにＶthばらつ
きが大きく、まだ点線以上に閾値電圧Ｖthが達していな
いビットがあったとしても、セルフコンバージェンスを
かけることによって図１１（Ｂ）の状態にすることがで
きるので、再度の書込みが必要なくなり、書込み時間の
高速化が図れる。また、セルフコンバージェンスは、前
述したように閾値電圧Ｖthをある電圧に収束させるもの
であることから、図１２に示すように、書込みディスタ
ーブで落ちたビットも、セルフコンバージェンスをかけ
ることによって点線以上のビットに戻すことができるた
め、書込みディスターブの低減化も図れる。
【００２７】なお、上記実施例では、メモリセル全てが
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Ｖthをある一定のＶ
thに収束させ、しかる後全てのメモリセルに対して消去
を行う場合について説明したが、データ（１，０）の書
込みにも適用できる。すなわち、図１３のフローチャー
トに示すように、メモリアレイを構成する全てのメモリ
セル（又は、あるブロック内のメモリセル）を書込み状
態にし（ステップＳ２１）、続いてセルフコンバージェ
ンスを行って閾値電圧ＶthをＨｉｇｈＶthに揃え（ステ
ップＳ２２）、しかる後書込みデータに合わせてセル単
位で選択的に消去を行って閾値電圧ＶthをＬｏｗＶthに
揃える（ステップＳ２３）。これにより、データの書込
みが行われる。
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Ｖthをある一定のＶ
thに収束させ、しかる後全てのメモリセルに対して消去
を行う場合について説明したが、データ（１，０）の書
込みにも適用できる。すなわち、図１３のフローチャー
トに示すように、メモリアレイを構成する全てのメモリ
セル（又は、あるブロック内のメモリセル）を書込み状
態にし（ステップＳ２１）、続いてセルフコンバージェ
ンスを行って閾値電圧ＶthをＨｉｇｈＶthに揃え（ステ
ップＳ２２）、しかる後書込みデータに合わせてセル単
位で選択的に消去を行って閾値電圧ＶthをＬｏｗＶthに
揃える（ステップＳ２３）。これにより、データの書込
みが行われる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
Ｆ‐Ｎ・トンネリングによる消去後のセルフ・コンバー
ジェンスによる収束Ｖthをフローティングゲート‐ドレ
イン間の結合容量ＣD で決まるドレイン電流が流れ始め
る閾値電圧以上としたことにより、書込み時において半
選択状態のメモリセルにリーク電流が流れることがない
ため、セルフ・コンバージェンスによる過剰消去抑止の
効果を維持しつつ書込み時の消費電流を低減できること
になる。また、収束ＶthをＵＶ・Ｅ・Ｖthとすることに
より、ＵＶ・Ｅ・Ｖthではメモリセルのフローティング
ゲートには電荷がないことから、収束Ｖthが変化しにく
く、外部ストレスに対して安定なメモリセルを得ること
ができる。
Ｆ‐Ｎ・トンネリングによる消去後のセルフ・コンバー
ジェンスによる収束Ｖthをフローティングゲート‐ドレ
イン間の結合容量ＣD で決まるドレイン電流が流れ始め
る閾値電圧以上としたことにより、書込み時において半
選択状態のメモリセルにリーク電流が流れることがない
ため、セルフ・コンバージェンスによる過剰消去抑止の
効果を維持しつつ書込み時の消費電流を低減できること
になる。また、収束ＶthをＵＶ・Ｅ・Ｖthとすることに
より、ＵＶ・Ｅ・Ｖthではメモリセルのフローティング
ゲートには電荷がないことから、収束Ｖthが変化しにく
く、外部ストレスに対して安定なメモリセルを得ること
ができる。
【００２９】また、消去動作に先立って行われる書込み
動作において、メモリセル全てが書込み状態にあると
き、セルフコンバージェンスによって書込み後のメモリ
セルの閾値電圧Ｖthをある一定のＶthに収束させるよう
にしたことにより、書込み時の閾値電圧Ｖthのばらつき
を小さくすることができるので、書込み時間の高速化お
よび書込みディスターブの低減化を図ることができる。
動作において、メモリセル全てが書込み状態にあると
き、セルフコンバージェンスによって書込み後のメモリ
セルの閾値電圧Ｖthをある一定のＶthに収束させるよう
にしたことにより、書込み時の閾値電圧Ｖthのばらつき
を小さくすることができるので、書込み時間の高速化お
よび書込みディスターブの低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明による消去方法の処理手順を示すフロー
チャートである。
チャートである。
【図２】本発明による消去方法が適用されるＥ2 ＰＲＯ
Ｍの単位セルについての回路構成例を示す回路図であ
る。
Ｍの単位セルについての回路構成例を示す回路図であ
る。
【図３】ゲート電圧ＶG ‐収束Ｖthの特性図である。
【図４】本発明に係る書込み時の動作説明図である。
【図５】一括消去を狙う場合の消去Ｖthの分布図であ
る。
る。
【図６】従来例における書込み時の動作説明図である。
【図７】ゲート電圧ＶG ‐ドレイン電流ＩD の特性図で
ある。
ある。
【図８】チャネル長Ｌ‐ドレイン電流ＩD の特性図であ
る。
る。
【図９】ＵＶ・Ｅ・Ｖth‐ドレイン電流ＩD の特性図で
ある。
ある。
【図１０】本発明の他の実施例の処理手順を示すフロー
チャートである。
チャートである。
【図１１】セルフコンバージェンスをかける前（Ａ）お
よびセルフコンバージェンスをかけた後（Ｂ）の閾値電
圧Ｖthの分布図である。
よびセルフコンバージェンスをかけた後（Ｂ）の閾値電
圧Ｖthの分布図である。
【図１２】書込みディスターブ特性を示す図である。
【図１３】データ書込み時の処理手順を示すフローチャ
ートである。
ートである。
１ メモリセル ２ ワード線 ３ ビット線 ４ ＶG 用定電圧発生回路 ５ ＶD 用定電圧発生回路
【手続補正書】
【提出日】平成５年２月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】この消去方法によれば、消去中に、仮に過
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度（以下、チャネル濃度と略称する）とゲ
ート電圧およびドレイン電圧によって決まる閾値電圧Ｖ
ｔｈ（以下、収束Ｖｔｈと称する）に自動的に収束し
（セルフ・コンバージェンス）、過剰消去にはならな
い。例えば、コントロールゲートのゲート電圧ＶＧが０
Ｖであれば、紫外線によって消去したときの閾値電圧Ｖ
ｔｈ（以下、ＵＶ・Ｅ・Ｖｔｈと称する）を３Ｖとする
と、収束Ｖｔｈが１．１Ｖとなり、よって過剰消去を抑
止することができる。
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度（以下、チャネル濃度と略称する）とゲ
ート電圧およびドレイン電圧によって決まる閾値電圧Ｖ
ｔｈ（以下、収束Ｖｔｈと称する）に自動的に収束し
（セルフ・コンバージェンス）、過剰消去にはならな
い。例えば、コントロールゲートのゲート電圧ＶＧが０
Ｖであれば、紫外線によって消去したときの閾値電圧Ｖ
ｔｈ（以下、ＵＶ・Ｅ・Ｖｔｈと称する）を３Ｖとする
と、収束Ｖｔｈが１．１Ｖとなり、よって過剰消去を抑
止することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】次に、本発明による消去方法の処理手順に
つき、図１のフローチャートにしたがって説明する。な
お、ＶＧ用定電圧発生回路４、ＶＤ用定電圧発生回路５
およびＶＳ用定電圧発生回路６では、各ステップの処理
に応じた適当な値のゲート電圧ＶＧ、ドレイン電圧ＶＤ
およびソース電圧ＶＳが適宜発生されるものとする。
つき、図１のフローチャートにしたがって説明する。な
お、ＶＧ用定電圧発生回路４、ＶＤ用定電圧発生回路５
およびＶＳ用定電圧発生回路６では、各ステップの処理
に応じた適当な値のゲート電圧ＶＧ、ドレイン電圧ＶＤ
およびソース電圧ＶＳが適宜発生されるものとする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】先ず、Ｆ−Ｎ・トンネリングによる消去を
行う（ステップＳ１）。この処理ステップでは、コント
ロールゲートＣＧに０Ｖあるいは負電圧（−５〜−１５
Ｖ）を印加し、ソースＳに５〜１０Ｖを印加する。これ
により、フローティングゲートＦＧとソースＳの間のト
ンネル部の酸化膜に高電界がかかる。その結果、フロー
ティングゲートＦＧからソースＳへトンネル電流（Ｆ−
Ｎ電流）が流れ出るため、消去が行われる。
行う（ステップＳ１）。この処理ステップでは、コント
ロールゲートＣＧに０Ｖあるいは負電圧（−５〜−１５
Ｖ）を印加し、ソースＳに５〜１０Ｖを印加する。これ
により、フローティングゲートＦＧとソースＳの間のト
ンネル部の酸化膜に高電界がかかる。その結果、フロー
ティングゲートＦＧからソースＳへトンネル電流（Ｆ−
Ｎ電流）が流れ出るため、消去が行われる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】また、Ｆ−Ｎ・トンネリングによる消去後
のセルフ・コンバージェンス時に、コントロールゲート
ＣＧに印加するゲート電圧ＶＧを上記条件を満足するよ
うに設定することにより、収束Ｖｔｈをフローティング
ゲートＦＧ−ドレインＤ間の結合容量ＣＤで決まるドレ
イン電流ＩＤが流れ始める閾値電圧以上にすることがで
きる。数６の式は、収束Ｖｔｈ＞（ＣＤ／ＣＣ）ＶＤと
いう条件を示している。
のセルフ・コンバージェンス時に、コントロールゲート
ＣＧに印加するゲート電圧ＶＧを上記条件を満足するよ
うに設定することにより、収束Ｖｔｈをフローティング
ゲートＦＧ−ドレインＤ間の結合容量ＣＤで決まるドレ
イン電流ＩＤが流れ始める閾値電圧以上にすることがで
きる。数６の式は、収束Ｖｔｈ＞（ＣＤ／ＣＣ）ＶＤと
いう条件を示している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】また、消去では多数のセルを一括して消去
するが、このとき、図５に示すように、ほとんどのビッ
トの消去Ｖｔｈ分布を１Ｖの幅の範囲に入れる必要があ
る。これは、１本のビット線の２０４８セルのうち１／
４が収束Ｖｔｈよりも下にいったとしただけでも、５１
２セルがリーク電流を流してしまうからである（１０μ
Ａ／セルとして１ｍＡ）。
するが、このとき、図５に示すように、ほとんどのビッ
トの消去Ｖｔｈ分布を１Ｖの幅の範囲に入れる必要があ
る。これは、１本のビット線の２０４８セルのうち１／
４が収束Ｖｔｈよりも下にいったとしただけでも、５１
２セルがリーク電流を流してしまうからである（１０μ
Ａ／セルとして１ｍＡ）。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】上述した一連の消去動作を行う場合、メモ
リアレイを構成するＥ２ＰＲＯＭからなるメモリセルの
全てを書込み状態（フローティングゲートに電子が入っ
ている状態）にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Ｖｔｈが数Ｖの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Ｖｔｈがシフトする現象を言う。
リアレイを構成するＥ２ＰＲＯＭからなるメモリセルの
全てを書込み状態（フローティングゲートに電子が入っ
ている状態）にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Ｖｔｈが数Ｖの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Ｖｔｈがシフトする現象を言う。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】このように、書込みディスターブにより閾
値電圧Ｖｔｈが下がってしまうことから、深めに閾値電
圧Ｖｔｈを書き込まないと、Ｖｔｈシフト不足のセルが
発生してしまうことになるため、書込み時間を長くしな
ければならない。また、書込み後のメモリセルの閾値電
圧Ｖｔｈがばらつけば、消去動作後の閾値電圧Ｖｔｈの
ばらつきは一層大きくなり、前述のような過剰消去もひ
どくなる。そこで、本発明による他の実施例では、メモ
リセル全てが書込み状態にあるとき、セルフコンバージ
ェンスによって書込み後のメモリセルの閾値電圧Ｖｔｈ
を、ある一定のＶｔｈに収束させるようにしている。
値電圧Ｖｔｈが下がってしまうことから、深めに閾値電
圧Ｖｔｈを書き込まないと、Ｖｔｈシフト不足のセルが
発生してしまうことになるため、書込み時間を長くしな
ければならない。また、書込み後のメモリセルの閾値電
圧Ｖｔｈがばらつけば、消去動作後の閾値電圧Ｖｔｈの
ばらつきは一層大きくなり、前述のような過剰消去もひ
どくなる。そこで、本発明による他の実施例では、メモ
リセル全てが書込み状態にあるとき、セルフコンバージ
ェンスによって書込み後のメモリセルの閾値電圧Ｖｔｈ
を、ある一定のＶｔｈに収束させるようにしている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】その結果、メモリセルの閾値電圧Ｖｔｈは
６．５Ｖ付近に収束し、Ｖｔｈのばらつきは小さくな
る。このようにしてメモリセルの閾値電圧Ｖｔｈを６．
５Ｖ付近に収束させ、Ｖｔｈのばらつきを小さくした
後、先述した本発明に係る一連の消去動作を実行し（ス
テップＳ１３）、この消去動作を全ビットに対して終了
したと判定する（ステップＳ１４）まで繰り返し、全ビ
ット消去確認後に再度セルフコンバージェンスを行って
消去後の閾値電圧Ｖｔｈのばらつきを小さくする（ステ
ップＳ１５）。
６．５Ｖ付近に収束し、Ｖｔｈのばらつきは小さくな
る。このようにしてメモリセルの閾値電圧Ｖｔｈを６．
５Ｖ付近に収束させ、Ｖｔｈのばらつきを小さくした
後、先述した本発明に係る一連の消去動作を実行し（ス
テップＳ１３）、この消去動作を全ビットに対して終了
したと判定する（ステップＳ１４）まで繰り返し、全ビ
ット消去確認後に再度セルフコンバージェンスを行って
消去後の閾値電圧Ｖｔｈのばらつきを小さくする（ステ
ップＳ１５）。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】なお、上記実施例では、メモリセル全てが
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Ｖｔｈをある一定の
Ｖｔｈに収束させ、しかる後全てのメモリセルに対して
消去を行う場合について説明したが、データ（１，０）
の書込みにも適用できる。本願出願人による特願平０４
−０７３３４１号明細書に開示したように、いままで述
べた動作の逆をもって、データの書換えを行うようにし
た場合への適用である。すなわち、この出願でいう書込
みの動作で多数のセル（あるいは、ワード線１本に接続
されているセル）の閾値電圧Ｖｔｈを高くした後に、ワ
ード線１本に接続されているセルの単位で、本発明に係
る消去を個々のセル毎に行い、データを書き換えるもの
である。これを、図１３のフローチャートに示す。メモ
リアレイを構成する全てのメモリセル（又は、あるブロ
ック内のメモリセル）を書込み状態にし（ステップＳ２
１）、続いてセルフコンバージェンスを行って閾値電圧
ＶｔｈをＨｉｇｈＶｔｈに揃え（ステップＳ２２）、し
かる後、書込みデータに合わせてセル単位で選択的に消
去を行って閾値電圧ＶｔｈをＬｏｗＶｔｈに揃える（ス
テップＳ２３）。これにより、データの書込みが行われ
る。
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Ｖｔｈをある一定の
Ｖｔｈに収束させ、しかる後全てのメモリセルに対して
消去を行う場合について説明したが、データ（１，０）
の書込みにも適用できる。本願出願人による特願平０４
−０７３３４１号明細書に開示したように、いままで述
べた動作の逆をもって、データの書換えを行うようにし
た場合への適用である。すなわち、この出願でいう書込
みの動作で多数のセル（あるいは、ワード線１本に接続
されているセル）の閾値電圧Ｖｔｈを高くした後に、ワ
ード線１本に接続されているセルの単位で、本発明に係
る消去を個々のセル毎に行い、データを書き換えるもの
である。これを、図１３のフローチャートに示す。メモ
リアレイを構成する全てのメモリセル（又は、あるブロ
ック内のメモリセル）を書込み状態にし（ステップＳ２
１）、続いてセルフコンバージェンスを行って閾値電圧
ＶｔｈをＨｉｇｈＶｔｈに揃え（ステップＳ２２）、し
かる後、書込みデータに合わせてセル単位で選択的に消
去を行って閾値電圧ＶｔｈをＬｏｗＶｔｈに揃える（ス
テップＳ２３）。これにより、データの書込みが行われ
る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】従来例におけるデータ書込み時の処理手順を
示すフローチャートである。
示すフローチャートである。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ メモリセル ２ ワード線 ３ ビット線 ４ ＶＧ用定電圧発生回路 ５ ＶＤ用定電圧発生回路 ６ ＶＳ用定電圧発生回路
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (5)
- 【請求項１】 ファウラ‐ノルドハイム・トンネリング
による消去の後に、ドレイン電圧を印加してアバランシ
ェ・ホット・キャリヤを注入するフラッシュ型Ｅ2 ＰＲ
ＯＭの消去方法において、 コントロールゲート‐フローティングゲート間の結合容
量をＣC 、フローティングゲート‐ドレイン間の結合容
量をＣD 、紫外線によって消去したときの閾値電圧をＵ
Ｖ・Ｅ・Ｖth、プロセスに依存する電圧をＶP とすると
き、 消去後ドレイン電圧ＶD を印加する際に、 【数１】 ＶG ＞｛１＋（ＣD ／ＣC ）｝ＶD −ＵＶ・Ｅ・Ｖth−ＶP なる条件を満足するゲート電圧ＶG をコントロールゲー
トに印加することを特徴とするフラッシュ型Ｅ2 ＰＲＯ
Ｍの消去方法。 - 【請求項２】 アバランシェ・ホット・キャリヤの注入
によって自動的に収束する閾値電圧を収束Ｖthとすると
き、前記ゲート電圧ＶG を、 【数２】収束Ｖth＝ＵＶ・Ｅ・Ｖth となる値に設定することを特徴とする請求項１記載のフ
ラッシュ型Ｅ2 ＰＲＯＭの消去方法。 - 【請求項３】 Ｅ2 ＰＲＯＭからなるメモリセルがマト
リクス状に配置されて構成されたメモリアレイにおい
て、 ゲート電圧をＶG 、紫外線によって消去したときの閾値
電圧をＵＶ・Ｅ・Ｖth、プロセスに依存する電圧を
ＶP 、アバランシェ・ホット・キャリヤの注入によって
自動的に収束する閾値電圧を収束Ｖthとするとき、 前記メモリアレイを構成する全てのメモリセルを書込み
状態にした後に、 【数３】 ＶD ＝ＶG ＋ＵＶ・Ｅ・Ｖth＋ＶP −収束Ｖth なる条件を満足するドレイン電圧ＶD をドレインに印加
することによって閾値電圧を前記収束Ｖthに収束させ、 しかる後前記メモリアレイを構成するメモリセルに対す
る消去を行うことを特徴とするフラッシュ型Ｅ2 ＰＲＯ
Ｍの消去方法。 - 【請求項４】 前記メモリセルに対する消去を、前記メ
モリアレイを構成する全てのメモリセルに対して、又は
セル単位で選択的に行うことを特徴とする請求項３記載
のフラッシュ型Ｅ2 ＰＲＯＭの消去方法。 - 【請求項５】 前記メモリセルに対する消去を、 【数４】収束Ｖth＝ＵＶ・Ｅ・Ｖth なる条件を満足する収束Ｖthをコントロールゲートに印
加することによって行うことを特徴とする請求項４記載
のフラッシュ型Ｅ2 ＰＲＯＭの消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34132892A JPH0676589A (ja) | 1992-07-06 | 1992-11-27 | フラッシュ型ｅ２ ｐｒｏｍの消去方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20311992 | 1992-07-06 | ||
| JP4-203119 | 1992-07-06 | ||
| JP34132892A JPH0676589A (ja) | 1992-07-06 | 1992-11-27 | フラッシュ型ｅ２ ｐｒｏｍの消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676589A true JPH0676589A (ja) | 1994-03-18 |
Family
ID=26513746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34132892A Pending JPH0676589A (ja) | 1992-07-06 | 1992-11-27 | フラッシュ型ｅ２ ｐｒｏｍの消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0676589A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
| JP2006099845A (ja) * | 2004-09-28 | 2006-04-13 | Citizen Watch Co Ltd | 半導体装置およびそのデータ書き込み方法 |
-
1992
- 1992-11-27 JP JP34132892A patent/JPH0676589A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
| JP2006099845A (ja) * | 2004-09-28 | 2006-04-13 | Citizen Watch Co Ltd | 半導体装置およびそのデータ書き込み方法 |
| JP4649156B2 (ja) * | 2004-09-28 | 2011-03-09 | シチズンホールディングス株式会社 | 半導体装置およびそのデータ書き込み方法 |
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