JPH0676589A - フラッシュ型e2 promの消去方法 - Google Patents
フラッシュ型e2 promの消去方法Info
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- JPH0676589A JPH0676589A JP34132892A JP34132892A JPH0676589A JP H0676589 A JPH0676589 A JP H0676589A JP 34132892 A JP34132892 A JP 34132892A JP 34132892 A JP34132892 A JP 34132892A JP H0676589 A JPH0676589 A JP H0676589A
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Abstract
(57)【要約】
【目的】 セルフ・コンバージェンスによる過剰消去抑
止の効果を維持しつつ書込み時の消費電流の低減を可能
としたフラッシュ型E2 PROMの消去方法を提供す
る。 【構成】 F‐N・トンネリングによる消去(ステップ
S1)後、ドレイン電圧を印加してアバランシェ・ホッ
ト・キャリヤを注入し、チャネル濃度とゲート電圧によ
って決まる収束Vthに自動的に収束させる際に(ステッ
プS2)、このセルフ・コンバージェンスによる収束V
thを、フローティングゲート‐ドレイン間の結合容量C
D で決まるドレイン電流ID が流れ始める閾値電圧以上
とし、書込み時において半選択状態のメモリセルにリー
ク電流が流れないようにする。
止の効果を維持しつつ書込み時の消費電流の低減を可能
としたフラッシュ型E2 PROMの消去方法を提供す
る。 【構成】 F‐N・トンネリングによる消去(ステップ
S1)後、ドレイン電圧を印加してアバランシェ・ホッ
ト・キャリヤを注入し、チャネル濃度とゲート電圧によ
って決まる収束Vthに自動的に収束させる際に(ステッ
プS2)、このセルフ・コンバージェンスによる収束V
thを、フローティングゲート‐ドレイン間の結合容量C
D で決まるドレイン電流ID が流れ始める閾値電圧以上
とし、書込み時において半選択状態のメモリセルにリー
ク電流が流れないようにする。
Description
【0001】
【産業上の利用分野】本発明は、フラッシュ型E2 PR
OMの消去方法に関し、特にファウラ‐ノルドハイム
(F‐N)・トンネリングによる消去の後に、ドレイン
電圧を印加してアバランシェ・ホット・キャリヤを注入
するフラッシュ型E2 PROMの消去方法に関する。
OMの消去方法に関し、特にファウラ‐ノルドハイム
(F‐N)・トンネリングによる消去の後に、ドレイン
電圧を印加してアバランシェ・ホット・キャリヤを注入
するフラッシュ型E2 PROMの消去方法に関する。
【0002】
【従来の技術】フラッシュ(一括消去)型E2 PROM
においては、ソースとフローティングゲートの間の容量
結合比がセルによって違うため、消去後の閾値電圧Vth
にバラツキが生じる。この閾値電圧Vthのバラツキは、
閾値電圧Vthが0V未満となる過剰消去の原因となる。
においては、ソースとフローティングゲートの間の容量
結合比がセルによって違うため、消去後の閾値電圧Vth
にバラツキが生じる。この閾値電圧Vthのバラツキは、
閾値電圧Vthが0V未満となる過剰消去の原因となる。
【0003】過剰消去状態のセルは致命的な欠陥とな
る。すなわち、ビット線上のあるセルを読み出すとき
に、同一ビット線上に過剰消去のセルがあると、過剰消
去状態のセルを通って電流が流れるために、オフ状態
(書込み状態)のセルをオン状態と誤って判断してしま
うことになる。また、過剰消去状態のセルを通って電流
が流れることにより、ビット線電位が十分に上がらなく
なるため、書込みもできなくなってしまう。
る。すなわち、ビット線上のあるセルを読み出すとき
に、同一ビット線上に過剰消去のセルがあると、過剰消
去状態のセルを通って電流が流れるために、オフ状態
(書込み状態)のセルをオン状態と誤って判断してしま
うことになる。また、過剰消去状態のセルを通って電流
が流れることにより、ビット線電位が十分に上がらなく
なるため、書込みもできなくなってしまう。
【0004】このフラッシュ型E2 PROMの最大の課
題であった過剰消去の問題を解決する消去方法として、
従来のF‐N・トンネリングによる消去後、ドレイン電
圧を印加してアバランシェ・ホット・キャリヤを注入す
る方法が開発された(NIKKEIMICRODEVICES 1992年 2月
号 P85〜P91 参照)。
題であった過剰消去の問題を解決する消去方法として、
従来のF‐N・トンネリングによる消去後、ドレイン電
圧を印加してアバランシェ・ホット・キャリヤを注入す
る方法が開発された(NIKKEIMICRODEVICES 1992年 2月
号 P85〜P91 参照)。
【0005】この消去方法によれば、消去中に、仮に過
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度(以下、チャネル濃度と略称する)とゲ
ート電圧によって決まる閾値電圧Vth(以下、収束Vth
と称する)に自動的に収束し(セルフ・コンバージェン
ス)、過剰消去にはならない。例えば、コントロールゲ
ートのゲート電圧VG が0Vであれば、紫外線によって
消去したときの閾値電圧Vth(以下、UV・E・Vthと
称する)を3Vとすると、収束Vthが1.1Vとなり、
よって過剰消去を抑止することができる。
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度(以下、チャネル濃度と略称する)とゲ
ート電圧によって決まる閾値電圧Vth(以下、収束Vth
と称する)に自動的に収束し(セルフ・コンバージェン
ス)、過剰消去にはならない。例えば、コントロールゲ
ートのゲート電圧VG が0Vであれば、紫外線によって
消去したときの閾値電圧Vth(以下、UV・E・Vthと
称する)を3Vとすると、収束Vthが1.1Vとなり、
よって過剰消去を抑止することができる。
【0006】
【発明が解決しようとする課題】しかしながら、上記の
従来の消去方法では、ゲート電圧VG およびソース電圧
VS が共に0V、ドレイン電圧VD が例えば6Vの条件
下で行われるが、この状態は書込み時の半選択セル(ビ
ット線;選択、ワード線;非選択)と全く同じ状態であ
り、収束Vthのところでも書込み時にリーク電流が流れ
るために、書込み時の消費電流が増大するという問題点
がある。
従来の消去方法では、ゲート電圧VG およびソース電圧
VS が共に0V、ドレイン電圧VD が例えば6Vの条件
下で行われるが、この状態は書込み時の半選択セル(ビ
ット線;選択、ワード線;非選択)と全く同じ状態であ
り、収束Vthのところでも書込み時にリーク電流が流れ
るために、書込み時の消費電流が増大するという問題点
がある。
【0007】例えば、ワード線の数が2048本の場合
であって、2048番目のワード線が選択されている場
合の書込み時の状態を示す図6において、書込み電流は
およそ400〜600μAであるから、半選択セルのリ
ーク電流として許容できる限度はおよそ10%(40〜
60μA)である。本願発明者による実験結果を図7に
示す。この実験結果は1.0μmルールのメモリセルの
値ではあるが、収束Vthにおけるドレイン電流ID は8
4μAと非常に大きい。また、チャネル長Lの依存性を
図8に、UV・E・Vthの依存性を図9にそれぞれ示
す。
であって、2048番目のワード線が選択されている場
合の書込み時の状態を示す図6において、書込み電流は
およそ400〜600μAであるから、半選択セルのリ
ーク電流として許容できる限度はおよそ10%(40〜
60μA)である。本願発明者による実験結果を図7に
示す。この実験結果は1.0μmルールのメモリセルの
値ではあるが、収束Vthにおけるドレイン電流ID は8
4μAと非常に大きい。また、チャネル長Lの依存性を
図8に、UV・E・Vthの依存性を図9にそれぞれ示
す。
【0008】本発明は、上述した点に鑑みてなされたも
のであって、セルフ・コンバージェンスによる過剰消去
抑止の効果を維持しつつ書込み時の消費電流の低減を可
能としたフラッシュ型E2 PROMの消去方法を提供す
ることを目的とする。
のであって、セルフ・コンバージェンスによる過剰消去
抑止の効果を維持しつつ書込み時の消費電流の低減を可
能としたフラッシュ型E2 PROMの消去方法を提供す
ることを目的とする。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、F‐N・トンネリングによる消去の後
に、ドレイン電圧VD を印加してアバランシェ・ホット
・キャリヤを注入するフラッシュ型E2 PROMの消去
方法において、コントロールゲート‐フローティングゲ
ート間の結合容量をCC 、フローティングゲート‐ドレ
イン間の結合容量をCD 、紫外線によって消去したとき
の閾値電圧をUV・E・Vth、プロセスに依存する電圧
をVP とするとき、消去後ドレイン電圧VD を印加する
際に、
に、本発明は、F‐N・トンネリングによる消去の後
に、ドレイン電圧VD を印加してアバランシェ・ホット
・キャリヤを注入するフラッシュ型E2 PROMの消去
方法において、コントロールゲート‐フローティングゲ
ート間の結合容量をCC 、フローティングゲート‐ドレ
イン間の結合容量をCD 、紫外線によって消去したとき
の閾値電圧をUV・E・Vth、プロセスに依存する電圧
をVP とするとき、消去後ドレイン電圧VD を印加する
際に、
【数5】 VG >{1+(CD /CC )}VD −UV・E・Vth−VP なる条件を満足するゲート電圧VG をコントロールゲー
トに印加する。
トに印加する。
【0010】
【作用】F‐N・トンネリングによる消去後のセルフ・
コンバージェンス時に、上記条件を満足するゲート電圧
VG をコントロールゲートに印加することにより、セル
フ・コンバージェンスで収束させる収束Vthを、フロー
ティングゲート‐ドレイン間の結合容量CD で決まるド
レイン電流が流れ始める閾値電圧以上にする。これによ
り、半選択セルにリーク電流が流れないため、書込み時
の消費電流を低減できる。また、収束VthをUV・E・
Vthとすることにより、UV・E・Vthではメモリセル
のフローティングゲートには電荷がないことから、収束
Vthが変化しにくく、外部ストレスに対して安定なメモ
リセルとすることができる。
コンバージェンス時に、上記条件を満足するゲート電圧
VG をコントロールゲートに印加することにより、セル
フ・コンバージェンスで収束させる収束Vthを、フロー
ティングゲート‐ドレイン間の結合容量CD で決まるド
レイン電流が流れ始める閾値電圧以上にする。これによ
り、半選択セルにリーク電流が流れないため、書込み時
の消費電流を低減できる。また、収束VthをUV・E・
Vthとすることにより、UV・E・Vthではメモリセル
のフローティングゲートには電荷がないことから、収束
Vthが変化しにくく、外部ストレスに対して安定なメモ
リセルとすることができる。
【0011】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図2は、本発明による消去方法が適用され
るE2 PROMの単位セルについての回路構成例を示す
回路図である。図2において、メモリセル1のソースS
は接地され、そのコントロールゲートCGはワード線2
に、ドレインDはビット線3にそれぞれ接続されてい
る。メモリセル1のコントロールゲートCGには、VG
用定電圧発生回路4で発生されるゲート電圧VG がワー
ド線2を介して印加される。一方、メモリセル1のドレ
インDには、VD 用定電圧発生回路5で発生されるドレ
イン電圧VD がビット線3を介して印加される。
に説明する。図2は、本発明による消去方法が適用され
るE2 PROMの単位セルについての回路構成例を示す
回路図である。図2において、メモリセル1のソースS
は接地され、そのコントロールゲートCGはワード線2
に、ドレインDはビット線3にそれぞれ接続されてい
る。メモリセル1のコントロールゲートCGには、VG
用定電圧発生回路4で発生されるゲート電圧VG がワー
ド線2を介して印加される。一方、メモリセル1のドレ
インDには、VD 用定電圧発生回路5で発生されるドレ
イン電圧VD がビット線3を介して印加される。
【0012】次に、本発明による消去方法の処理手順に
つき、図1のフローチャートにしたがって説明する。な
お、VG 用定電圧発生回路4およびVD 用定電圧発生回
路5では、各ステップの処理に応じた適当な値のゲート
電圧VG およびドレイン電圧VD が適宜発生されるもの
とする。
つき、図1のフローチャートにしたがって説明する。な
お、VG 用定電圧発生回路4およびVD 用定電圧発生回
路5では、各ステップの処理に応じた適当な値のゲート
電圧VG およびドレイン電圧VD が適宜発生されるもの
とする。
【0013】先ず、F‐N・トンネリングによる消去を
行う(ステップS1)。この処理ステップでは、コント
ロールゲートCGに高電圧を印加し、ドレインDを0V
にする。コントロールゲートCGに高電圧が印加された
ことにより、フローティングゲートFGも高い電位とな
るため、フローティングゲートFGのトンネル部の酸化
膜に高電界がかかる。その結果、フローティングゲート
FGからドレインDへトンネル電流(F‐N電流)が流
れ出るため、消去が行われる。
行う(ステップS1)。この処理ステップでは、コント
ロールゲートCGに高電圧を印加し、ドレインDを0V
にする。コントロールゲートCGに高電圧が印加された
ことにより、フローティングゲートFGも高い電位とな
るため、フローティングゲートFGのトンネル部の酸化
膜に高電界がかかる。その結果、フローティングゲート
FGからドレインDへトンネル電流(F‐N電流)が流
れ出るため、消去が行われる。
【0014】このF‐N・トンネリングによる消去の
後、ドレインDに例えば6Vのドレイン電圧VD を印加
してアバランシェ・ホット・キャリヤを注入する(ステ
ップS2)。このとき、コントロールゲートCGには、
以下の条件を満足するゲート電圧VG を印加する。
後、ドレインDに例えば6Vのドレイン電圧VD を印加
してアバランシェ・ホット・キャリヤを注入する(ステ
ップS2)。このとき、コントロールゲートCGには、
以下の条件を満足するゲート電圧VG を印加する。
【0015】すなわち、コントロールゲートCG‐フロ
ーティングゲートFG間の結合容量をCC 、フローティ
ングゲートFG‐ドレインD間の結合容量をCD 、紫外
線によって消去したときの閾値電圧VthをUV・E・V
th、プロセスに依存する電圧をVP とするとき、
ーティングゲートFG間の結合容量をCC 、フローティ
ングゲートFG‐ドレインD間の結合容量をCD 、紫外
線によって消去したときの閾値電圧VthをUV・E・V
th、プロセスに依存する電圧をVP とするとき、
【数6】 VG >{1+(CD /CC )}VD −UV・E・Vth−VP なる条件を満足するゲート電圧VG をコントロールゲー
トCGに印加する。図3に、収束Vthのゲート電圧VG
に対する依存性を示す。これを数式で表わすと、
トCGに印加する。図3に、収束Vthのゲート電圧VG
に対する依存性を示す。これを数式で表わすと、
【数7】 収束Vth=UV・E・Vth+VG −VD +VP となる。
【0016】上述したように、F‐N・トンネリングに
よる消去後、ドレイン電圧VD を印加してアバランシェ
・ホット・キャリヤを注入することにより、チャネル濃
度とゲート電圧VG によって決まる閾値電圧である収束
Vthに収束する(セルフ・コンバージェンス)。すなわ
ち、F‐N・トンネリングによる消去中に、仮に過剰消
去になり得るメモリセル1があったとしても、アバラン
シェ・ホット・キャリヤの注入によって回復し、最終的
に収束Vthに収束するために、過剰消去を防止できる。
よる消去後、ドレイン電圧VD を印加してアバランシェ
・ホット・キャリヤを注入することにより、チャネル濃
度とゲート電圧VG によって決まる閾値電圧である収束
Vthに収束する(セルフ・コンバージェンス)。すなわ
ち、F‐N・トンネリングによる消去中に、仮に過剰消
去になり得るメモリセル1があったとしても、アバラン
シェ・ホット・キャリヤの注入によって回復し、最終的
に収束Vthに収束するために、過剰消去を防止できる。
【0017】また、F‐N・トンネリングによる消去後
のセルフ・コンバージェンス時に、コントロールゲート
CGに印加するゲート電圧VG を上記条件を満足するよ
うに設定することにより、収束Vthをフローティングゲ
ートFG‐ドレインD間の結合容量CD で決まるドレイ
ン電流ID が流れ始める閾値電圧以上にすることができ
る。
のセルフ・コンバージェンス時に、コントロールゲート
CGに印加するゲート電圧VG を上記条件を満足するよ
うに設定することにより、収束Vthをフローティングゲ
ートFG‐ドレインD間の結合容量CD で決まるドレイ
ン電流ID が流れ始める閾値電圧以上にすることができ
る。
【0018】これによれば、ワード線の数が2048本
の場合であって、2048番目のワード線が選択されて
いる場合の書込み時を示す図4において、ビット線選択
による半選択のメモリセル10 〜12046がセルフ・コン
バージェンスによって既に収束Vthにあり、この収束V
thがドレイン電流ID が流れ始める閾値電圧以上である
ため、これらのメモリセル10 〜12046にはセル電流
(リーク電流)が流れなく、書込み中のメモリセル1
2047のみにセル電流が流れる。したがって、書込み時の
消費電流を低減できる。
の場合であって、2048番目のワード線が選択されて
いる場合の書込み時を示す図4において、ビット線選択
による半選択のメモリセル10 〜12046がセルフ・コン
バージェンスによって既に収束Vthにあり、この収束V
thがドレイン電流ID が流れ始める閾値電圧以上である
ため、これらのメモリセル10 〜12046にはセル電流
(リーク電流)が流れなく、書込み中のメモリセル1
2047のみにセル電流が流れる。したがって、書込み時の
消費電流を低減できる。
【0019】ところで、セルフ・コンバージェンスによ
る収束Vthが、ドレイン電流ID が流れ始める閾値電圧
以上であっても、収束Vth≠UV・E・Vthのときは、
フローティングゲートFGに電荷が入っている状態であ
る。フローティングゲートFGに電荷が入っていると、
熱や時間などの外部ストレスによって閾値電圧Vthが変
化し易く、この閾値電圧Vthの変化は、フラッシュ型E
2 PROMの読出し速度などの仕様の変化につながる。
る収束Vthが、ドレイン電流ID が流れ始める閾値電圧
以上であっても、収束Vth≠UV・E・Vthのときは、
フローティングゲートFGに電荷が入っている状態であ
る。フローティングゲートFGに電荷が入っていると、
熱や時間などの外部ストレスによって閾値電圧Vthが変
化し易く、この閾値電圧Vthの変化は、フラッシュ型E
2 PROMの読出し速度などの仕様の変化につながる。
【0020】そこで、収束Vthがドレイン電流ID が流
れ始める閾値電圧以上であって、しかもUV・E・Vth
の値になるように、セルフ・コンバージェンス時のゲー
ト電圧VG を設定する。このように、収束VthをUV・
E・Vthとすることにより、UV・E・Vthではメモリ
セル1のフローティングゲートFGには電荷がないこと
から、収束Vthが変化しにくく、外部ストレスに対して
安定なセルとすることができる。
れ始める閾値電圧以上であって、しかもUV・E・Vth
の値になるように、セルフ・コンバージェンス時のゲー
ト電圧VG を設定する。このように、収束VthをUV・
E・Vthとすることにより、UV・E・Vthではメモリ
セル1のフローティングゲートFGには電荷がないこと
から、収束Vthが変化しにくく、外部ストレスに対して
安定なセルとすることができる。
【0021】なお、上記実施例では、図4の例におい
て、1ワード線(=1セクタ)で、1ワード線のみ消去
する場合について説明したが、一括消去を狙う場合に
は、図5に示すように、ほとんどのビットの消去Vth分
布を1Vの幅の範囲に入れる必要がある。これは、1本
のビット線の2048セルのうち1/4が収束Vthより
も下にいったとしただけでも、512セルがリーク電流
を流してしまうからである(10μA/セルとして1m
A)。
て、1ワード線(=1セクタ)で、1ワード線のみ消去
する場合について説明したが、一括消去を狙う場合に
は、図5に示すように、ほとんどのビットの消去Vth分
布を1Vの幅の範囲に入れる必要がある。これは、1本
のビット線の2048セルのうち1/4が収束Vthより
も下にいったとしただけでも、512セルがリーク電流
を流してしまうからである(10μA/セルとして1m
A)。
【0022】上述した一連の消去動作を行う場合、メモ
リアレイを構成するE2 PROMからなるメモリセルの
全てを書込み状態(フローティングゲートに電子が入っ
ている状態)にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Vthが数Vの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Vthが変化しないようにセルが作られるので
あるが、ドレイン又はゲートのいずれか一方だけに電圧
を印加した場合でも閾値電圧Vthがシフトする現象を言
う。
リアレイを構成するE2 PROMからなるメモリセルの
全てを書込み状態(フローティングゲートに電子が入っ
ている状態)にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Vthが数Vの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Vthが変化しないようにセルが作られるので
あるが、ドレイン又はゲートのいずれか一方だけに電圧
を印加した場合でも閾値電圧Vthがシフトする現象を言
う。
【0023】このように、書込み後のメモリセルの閾値
電圧Vthがばらつくことから、深めに閾値電圧Vthを書
き込まないと、Vthシフト不足のセルが発生してしまう
ことになるため、書込み時間を長くしなければならな
い。また、書込みディスターブ特性が悪いときも、Vth
シフト不足になり、読出し速度が遅くなるなどの悪影響
を及ぼすことになる。そこで、本発明による他の実施例
では、メモリセル全てが書込み状態にあるとき、セルフ
コンバージェンスによって書込み後のメモリセルの閾値
電圧Vthを、ある一定のVthに収束させるようにしてい
る。
電圧Vthがばらつくことから、深めに閾値電圧Vthを書
き込まないと、Vthシフト不足のセルが発生してしまう
ことになるため、書込み時間を長くしなければならな
い。また、書込みディスターブ特性が悪いときも、Vth
シフト不足になり、読出し速度が遅くなるなどの悪影響
を及ぼすことになる。そこで、本発明による他の実施例
では、メモリセル全てが書込み状態にあるとき、セルフ
コンバージェンスによって書込み後のメモリセルの閾値
電圧Vthを、ある一定のVthに収束させるようにしてい
る。
【0024】すなわち、図10のフローチャートにおい
て、先ず、メモリアレイを構成する全てのメモリセル
(又は、あるブロック内のメモリセル)を書込み状態に
し(ステップS11)、続いて書込み後の閾値電圧Vth
のばらつきを小さくするためにセルフコンバージェンス
を行う(ステップS12)。このセルフコンバージェン
スでは、書込み後の閾値電圧Vthを例えば6.5Vに収
束させる場合、数7の数式に収束Vth=6.5Vを代入
することにより、
て、先ず、メモリアレイを構成する全てのメモリセル
(又は、あるブロック内のメモリセル)を書込み状態に
し(ステップS11)、続いて書込み後の閾値電圧Vth
のばらつきを小さくするためにセルフコンバージェンス
を行う(ステップS12)。このセルフコンバージェン
スでは、書込み後の閾値電圧Vthを例えば6.5Vに収
束させる場合、数7の数式に収束Vth=6.5Vを代入
することにより、
【数8】VD =VG +UV・E・Vth+VP −6.5 となり、この数式の条件を満足するドレイン電圧VD 、
ゲート電圧VG をドレイン、ゲートに印加する。
ゲート電圧VG をドレイン、ゲートに印加する。
【0025】その結果、メモリセルの閾値電圧Vthは
6.5V付近に収束し、Vthのばらつきは小さくなる。
このようにしてメモリセルの閾値電圧Vthを6.5V付
近に収束させ、Vthのばらつきを小さくした後、先述し
た本発明に係る一連の消去動作を実行し(ステップS1
3)、この消去動作を全ビットに対して終了したと判定
する(ステップS14)まで繰り返す。
6.5V付近に収束し、Vthのばらつきは小さくなる。
このようにしてメモリセルの閾値電圧Vthを6.5V付
近に収束させ、Vthのばらつきを小さくした後、先述し
た本発明に係る一連の消去動作を実行し(ステップS1
3)、この消去動作を全ビットに対して終了したと判定
する(ステップS14)まで繰り返す。
【0026】上述したように、セルフコンバージェンス
によって書込み後の閾値電圧Vthのばらつきを小さくで
きることにより、図11(A)に示すようにVthばらつ
きが大きく、まだ点線以上に閾値電圧Vthが達していな
いビットがあったとしても、セルフコンバージェンスを
かけることによって図11(B)の状態にすることがで
きるので、再度の書込みが必要なくなり、書込み時間の
高速化が図れる。また、セルフコンバージェンスは、前
述したように閾値電圧Vthをある電圧に収束させるもの
であることから、図12に示すように、書込みディスタ
ーブで落ちたビットも、セルフコンバージェンスをかけ
ることによって点線以上のビットに戻すことができるた
め、書込みディスターブの低減化も図れる。
によって書込み後の閾値電圧Vthのばらつきを小さくで
きることにより、図11(A)に示すようにVthばらつ
きが大きく、まだ点線以上に閾値電圧Vthが達していな
いビットがあったとしても、セルフコンバージェンスを
かけることによって図11(B)の状態にすることがで
きるので、再度の書込みが必要なくなり、書込み時間の
高速化が図れる。また、セルフコンバージェンスは、前
述したように閾値電圧Vthをある電圧に収束させるもの
であることから、図12に示すように、書込みディスタ
ーブで落ちたビットも、セルフコンバージェンスをかけ
ることによって点線以上のビットに戻すことができるた
め、書込みディスターブの低減化も図れる。
【0027】なお、上記実施例では、メモリセル全てが
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Vthをある一定のV
thに収束させ、しかる後全てのメモリセルに対して消去
を行う場合について説明したが、データ(1,0)の書
込みにも適用できる。すなわち、図13のフローチャー
トに示すように、メモリアレイを構成する全てのメモリ
セル(又は、あるブロック内のメモリセル)を書込み状
態にし(ステップS21)、続いてセルフコンバージェ
ンスを行って閾値電圧VthをHighVthに揃え(ステ
ップS22)、しかる後書込みデータに合わせてセル単
位で選択的に消去を行って閾値電圧VthをLowVthに
揃える(ステップS23)。これにより、データの書込
みが行われる。
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Vthをある一定のV
thに収束させ、しかる後全てのメモリセルに対して消去
を行う場合について説明したが、データ(1,0)の書
込みにも適用できる。すなわち、図13のフローチャー
トに示すように、メモリアレイを構成する全てのメモリ
セル(又は、あるブロック内のメモリセル)を書込み状
態にし(ステップS21)、続いてセルフコンバージェ
ンスを行って閾値電圧VthをHighVthに揃え(ステ
ップS22)、しかる後書込みデータに合わせてセル単
位で選択的に消去を行って閾値電圧VthをLowVthに
揃える(ステップS23)。これにより、データの書込
みが行われる。
【0028】
【発明の効果】以上説明したように、本発明によれば、
F‐N・トンネリングによる消去後のセルフ・コンバー
ジェンスによる収束Vthをフローティングゲート‐ドレ
イン間の結合容量CD で決まるドレイン電流が流れ始め
る閾値電圧以上としたことにより、書込み時において半
選択状態のメモリセルにリーク電流が流れることがない
ため、セルフ・コンバージェンスによる過剰消去抑止の
効果を維持しつつ書込み時の消費電流を低減できること
になる。また、収束VthをUV・E・Vthとすることに
より、UV・E・Vthではメモリセルのフローティング
ゲートには電荷がないことから、収束Vthが変化しにく
く、外部ストレスに対して安定なメモリセルを得ること
ができる。
F‐N・トンネリングによる消去後のセルフ・コンバー
ジェンスによる収束Vthをフローティングゲート‐ドレ
イン間の結合容量CD で決まるドレイン電流が流れ始め
る閾値電圧以上としたことにより、書込み時において半
選択状態のメモリセルにリーク電流が流れることがない
ため、セルフ・コンバージェンスによる過剰消去抑止の
効果を維持しつつ書込み時の消費電流を低減できること
になる。また、収束VthをUV・E・Vthとすることに
より、UV・E・Vthではメモリセルのフローティング
ゲートには電荷がないことから、収束Vthが変化しにく
く、外部ストレスに対して安定なメモリセルを得ること
ができる。
【0029】また、消去動作に先立って行われる書込み
動作において、メモリセル全てが書込み状態にあると
き、セルフコンバージェンスによって書込み後のメモリ
セルの閾値電圧Vthをある一定のVthに収束させるよう
にしたことにより、書込み時の閾値電圧Vthのばらつき
を小さくすることができるので、書込み時間の高速化お
よび書込みディスターブの低減化を図ることができる。
動作において、メモリセル全てが書込み状態にあると
き、セルフコンバージェンスによって書込み後のメモリ
セルの閾値電圧Vthをある一定のVthに収束させるよう
にしたことにより、書込み時の閾値電圧Vthのばらつき
を小さくすることができるので、書込み時間の高速化お
よび書込みディスターブの低減化を図ることができる。
【図面の簡単な説明】
【図1】本発明による消去方法の処理手順を示すフロー
チャートである。
チャートである。
【図2】本発明による消去方法が適用されるE2 PRO
Mの単位セルについての回路構成例を示す回路図であ
る。
Mの単位セルについての回路構成例を示す回路図であ
る。
【図3】ゲート電圧VG ‐収束Vthの特性図である。
【図4】本発明に係る書込み時の動作説明図である。
【図5】一括消去を狙う場合の消去Vthの分布図であ
る。
る。
【図6】従来例における書込み時の動作説明図である。
【図7】ゲート電圧VG ‐ドレイン電流ID の特性図で
ある。
ある。
【図8】チャネル長L‐ドレイン電流ID の特性図であ
る。
る。
【図9】UV・E・Vth‐ドレイン電流ID の特性図で
ある。
ある。
【図10】本発明の他の実施例の処理手順を示すフロー
チャートである。
チャートである。
【図11】セルフコンバージェンスをかける前(A)お
よびセルフコンバージェンスをかけた後(B)の閾値電
圧Vthの分布図である。
よびセルフコンバージェンスをかけた後(B)の閾値電
圧Vthの分布図である。
【図12】書込みディスターブ特性を示す図である。
【図13】データ書込み時の処理手順を示すフローチャ
ートである。
ートである。
1 メモリセル 2 ワード線 3 ビット線 4 VG 用定電圧発生回路 5 VD 用定電圧発生回路
【手続補正書】
【提出日】平成5年2月15日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0005
【補正方法】変更
【補正内容】
【0005】この消去方法によれば、消去中に、仮に過
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度(以下、チャネル濃度と略称する)とゲ
ート電圧およびドレイン電圧によって決まる閾値電圧V
th(以下、収束Vthと称する)に自動的に収束し
(セルフ・コンバージェンス)、過剰消去にはならな
い。例えば、コントロールゲートのゲート電圧VGが0
Vであれば、紫外線によって消去したときの閾値電圧V
th(以下、UV・E・Vthと称する)を3Vとする
と、収束Vthが1.1Vとなり、よって過剰消去を抑
止することができる。
剰消去になり得るセルがあったとしても、アバランシェ
・ホット・キャリヤ注入後には回復し、最終的にはチャ
ネル不純物濃度(以下、チャネル濃度と略称する)とゲ
ート電圧およびドレイン電圧によって決まる閾値電圧V
th(以下、収束Vthと称する)に自動的に収束し
(セルフ・コンバージェンス)、過剰消去にはならな
い。例えば、コントロールゲートのゲート電圧VGが0
Vであれば、紫外線によって消去したときの閾値電圧V
th(以下、UV・E・Vthと称する)を3Vとする
と、収束Vthが1.1Vとなり、よって過剰消去を抑
止することができる。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】次に、本発明による消去方法の処理手順に
つき、図1のフローチャートにしたがって説明する。な
お、VG用定電圧発生回路4、VD用定電圧発生回路5
およびVS用定電圧発生回路6では、各ステップの処理
に応じた適当な値のゲート電圧VG、ドレイン電圧VD
およびソース電圧VSが適宜発生されるものとする。
つき、図1のフローチャートにしたがって説明する。な
お、VG用定電圧発生回路4、VD用定電圧発生回路5
およびVS用定電圧発生回路6では、各ステップの処理
に応じた適当な値のゲート電圧VG、ドレイン電圧VD
およびソース電圧VSが適宜発生されるものとする。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0013
【補正方法】変更
【補正内容】
【0013】先ず、F−N・トンネリングによる消去を
行う(ステップS1)。この処理ステップでは、コント
ロールゲートCGに0Vあるいは負電圧(−5〜−15
V)を印加し、ソースSに5〜10Vを印加する。これ
により、フローティングゲートFGとソースSの間のト
ンネル部の酸化膜に高電界がかかる。その結果、フロー
ティングゲートFGからソースSへトンネル電流(F−
N電流)が流れ出るため、消去が行われる。
行う(ステップS1)。この処理ステップでは、コント
ロールゲートCGに0Vあるいは負電圧(−5〜−15
V)を印加し、ソースSに5〜10Vを印加する。これ
により、フローティングゲートFGとソースSの間のト
ンネル部の酸化膜に高電界がかかる。その結果、フロー
ティングゲートFGからソースSへトンネル電流(F−
N電流)が流れ出るため、消去が行われる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正内容】
【0017】また、F−N・トンネリングによる消去後
のセルフ・コンバージェンス時に、コントロールゲート
CGに印加するゲート電圧VGを上記条件を満足するよ
うに設定することにより、収束Vthをフローティング
ゲートFG−ドレインD間の結合容量CDで決まるドレ
イン電流IDが流れ始める閾値電圧以上にすることがで
きる。数6の式は、収束Vth>(CD/CC)VDと
いう条件を示している。
のセルフ・コンバージェンス時に、コントロールゲート
CGに印加するゲート電圧VGを上記条件を満足するよ
うに設定することにより、収束Vthをフローティング
ゲートFG−ドレインD間の結合容量CDで決まるドレ
イン電流IDが流れ始める閾値電圧以上にすることがで
きる。数6の式は、収束Vth>(CD/CC)VDと
いう条件を示している。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】変更
【補正内容】
【0021】また、消去では多数のセルを一括して消去
するが、このとき、図5に示すように、ほとんどのビッ
トの消去Vth分布を1Vの幅の範囲に入れる必要があ
る。これは、1本のビット線の2048セルのうち1/
4が収束Vthよりも下にいったとしただけでも、51
2セルがリーク電流を流してしまうからである(10μ
A/セルとして1mA)。
するが、このとき、図5に示すように、ほとんどのビッ
トの消去Vth分布を1Vの幅の範囲に入れる必要があ
る。これは、1本のビット線の2048セルのうち1/
4が収束Vthよりも下にいったとしただけでも、51
2セルがリーク電流を流してしまうからである(10μ
A/セルとして1mA)。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0022
【補正方法】変更
【補正内容】
【0022】上述した一連の消去動作を行う場合、メモ
リアレイを構成するE2PROMからなるメモリセルの
全てを書込み状態(フローティングゲートに電子が入っ
ている状態)にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Vthが数Vの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Vthがシフトする現象を言う。
リアレイを構成するE2PROMからなるメモリセルの
全てを書込み状態(フローティングゲートに電子が入っ
ている状態)にする動作が消去動作に先立って行われ
る。この書込み動作において、書込み速度と書込みディ
スターブなどの原因によって書込み後のメモリセルの閾
値電圧Vthが数Vの範囲でばらつくことになる。ここ
で、書込みディスターブとは、書込み時にドレイン又は
ゲートのいずれか一方にしか電圧を印加しなかった場合
に閾値電圧Vthがシフトする現象を言う。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0023
【補正方法】変更
【補正内容】
【0023】このように、書込みディスターブにより閾
値電圧Vthが下がってしまうことから、深めに閾値電
圧Vthを書き込まないと、Vthシフト不足のセルが
発生してしまうことになるため、書込み時間を長くしな
ければならない。また、書込み後のメモリセルの閾値電
圧Vthがばらつけば、消去動作後の閾値電圧Vthの
ばらつきは一層大きくなり、前述のような過剰消去もひ
どくなる。そこで、本発明による他の実施例では、メモ
リセル全てが書込み状態にあるとき、セルフコンバージ
ェンスによって書込み後のメモリセルの閾値電圧Vth
を、ある一定のVthに収束させるようにしている。
値電圧Vthが下がってしまうことから、深めに閾値電
圧Vthを書き込まないと、Vthシフト不足のセルが
発生してしまうことになるため、書込み時間を長くしな
ければならない。また、書込み後のメモリセルの閾値電
圧Vthがばらつけば、消去動作後の閾値電圧Vthの
ばらつきは一層大きくなり、前述のような過剰消去もひ
どくなる。そこで、本発明による他の実施例では、メモ
リセル全てが書込み状態にあるとき、セルフコンバージ
ェンスによって書込み後のメモリセルの閾値電圧Vth
を、ある一定のVthに収束させるようにしている。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0025
【補正方法】変更
【補正内容】
【0025】その結果、メモリセルの閾値電圧Vthは
6.5V付近に収束し、Vthのばらつきは小さくな
る。このようにしてメモリセルの閾値電圧Vthを6.
5V付近に収束させ、Vthのばらつきを小さくした
後、先述した本発明に係る一連の消去動作を実行し(ス
テップS13)、この消去動作を全ビットに対して終了
したと判定する(ステップS14)まで繰り返し、全ビ
ット消去確認後に再度セルフコンバージェンスを行って
消去後の閾値電圧Vthのばらつきを小さくする(ステ
ップS15)。
6.5V付近に収束し、Vthのばらつきは小さくな
る。このようにしてメモリセルの閾値電圧Vthを6.
5V付近に収束させ、Vthのばらつきを小さくした
後、先述した本発明に係る一連の消去動作を実行し(ス
テップS13)、この消去動作を全ビットに対して終了
したと判定する(ステップS14)まで繰り返し、全ビ
ット消去確認後に再度セルフコンバージェンスを行って
消去後の閾値電圧Vthのばらつきを小さくする(ステ
ップS15)。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0027
【補正方法】変更
【補正内容】
【0027】なお、上記実施例では、メモリセル全てが
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Vthをある一定の
Vthに収束させ、しかる後全てのメモリセルに対して
消去を行う場合について説明したが、データ(1,0)
の書込みにも適用できる。本願出願人による特願平04
−073341号明細書に開示したように、いままで述
べた動作の逆をもって、データの書換えを行うようにし
た場合への適用である。すなわち、この出願でいう書込
みの動作で多数のセル(あるいは、ワード線1本に接続
されているセル)の閾値電圧Vthを高くした後に、ワ
ード線1本に接続されているセルの単位で、本発明に係
る消去を個々のセル毎に行い、データを書き換えるもの
である。これを、図13のフローチャートに示す。メモ
リアレイを構成する全てのメモリセル(又は、あるブロ
ック内のメモリセル)を書込み状態にし(ステップS2
1)、続いてセルフコンバージェンスを行って閾値電圧
VthをHighVthに揃え(ステップS22)、し
かる後、書込みデータに合わせてセル単位で選択的に消
去を行って閾値電圧VthをLowVthに揃える(ス
テップS23)。これにより、データの書込みが行われ
る。
書込み状態にあるとき、セルフコンバージェンスによっ
て書込み後のメモリセルの閾値電圧Vthをある一定の
Vthに収束させ、しかる後全てのメモリセルに対して
消去を行う場合について説明したが、データ(1,0)
の書込みにも適用できる。本願出願人による特願平04
−073341号明細書に開示したように、いままで述
べた動作の逆をもって、データの書換えを行うようにし
た場合への適用である。すなわち、この出願でいう書込
みの動作で多数のセル(あるいは、ワード線1本に接続
されているセル)の閾値電圧Vthを高くした後に、ワ
ード線1本に接続されているセルの単位で、本発明に係
る消去を個々のセル毎に行い、データを書き換えるもの
である。これを、図13のフローチャートに示す。メモ
リアレイを構成する全てのメモリセル(又は、あるブロ
ック内のメモリセル)を書込み状態にし(ステップS2
1)、続いてセルフコンバージェンスを行って閾値電圧
VthをHighVthに揃え(ステップS22)、し
かる後、書込みデータに合わせてセル単位で選択的に消
去を行って閾値電圧VthをLowVthに揃える(ス
テップS23)。これにより、データの書込みが行われ
る。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】図13
【補正方法】変更
【補正内容】
【図13】従来例におけるデータ書込み時の処理手順を
示すフローチャートである。
示すフローチャートである。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 1 メモリセル 2 ワード線 3 ビット線 4 VG用定電圧発生回路 5 VD用定電圧発生回路 6 VS用定電圧発生回路
【手続補正12】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
【手続補正13】
【補正対象書類名】図面
【補正対象項目名】図10
【補正方法】変更
【補正内容】
【図10】
Claims (5)
- 【請求項1】 ファウラ‐ノルドハイム・トンネリング
による消去の後に、ドレイン電圧を印加してアバランシ
ェ・ホット・キャリヤを注入するフラッシュ型E2 PR
OMの消去方法において、 コントロールゲート‐フローティングゲート間の結合容
量をCC 、フローティングゲート‐ドレイン間の結合容
量をCD 、紫外線によって消去したときの閾値電圧をU
V・E・Vth、プロセスに依存する電圧をVP とすると
き、 消去後ドレイン電圧VD を印加する際に、 【数1】 VG >{1+(CD /CC )}VD −UV・E・Vth−VP なる条件を満足するゲート電圧VG をコントロールゲー
トに印加することを特徴とするフラッシュ型E2 PRO
Mの消去方法。 - 【請求項2】 アバランシェ・ホット・キャリヤの注入
によって自動的に収束する閾値電圧を収束Vthとすると
き、前記ゲート電圧VG を、 【数2】収束Vth=UV・E・Vth となる値に設定することを特徴とする請求項1記載のフ
ラッシュ型E2 PROMの消去方法。 - 【請求項3】 E2 PROMからなるメモリセルがマト
リクス状に配置されて構成されたメモリアレイにおい
て、 ゲート電圧をVG 、紫外線によって消去したときの閾値
電圧をUV・E・Vth、プロセスに依存する電圧を
VP 、アバランシェ・ホット・キャリヤの注入によって
自動的に収束する閾値電圧を収束Vthとするとき、 前記メモリアレイを構成する全てのメモリセルを書込み
状態にした後に、 【数3】 VD =VG +UV・E・Vth+VP −収束Vth なる条件を満足するドレイン電圧VD をドレインに印加
することによって閾値電圧を前記収束Vthに収束させ、 しかる後前記メモリアレイを構成するメモリセルに対す
る消去を行うことを特徴とするフラッシュ型E2 PRO
Mの消去方法。 - 【請求項4】 前記メモリセルに対する消去を、前記メ
モリアレイを構成する全てのメモリセルに対して、又は
セル単位で選択的に行うことを特徴とする請求項3記載
のフラッシュ型E2 PROMの消去方法。 - 【請求項5】 前記メモリセルに対する消去を、 【数4】収束Vth=UV・E・Vth なる条件を満足する収束Vthをコントロールゲートに印
加することによって行うことを特徴とする請求項4記載
のフラッシュ型E2 PROMの消去方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34132892A JPH0676589A (ja) | 1992-07-06 | 1992-11-27 | フラッシュ型e2 promの消去方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20311992 | 1992-07-06 | ||
JP4-203119 | 1992-07-06 | ||
JP34132892A JPH0676589A (ja) | 1992-07-06 | 1992-11-27 | フラッシュ型e2 promの消去方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0676589A true JPH0676589A (ja) | 1994-03-18 |
Family
ID=26513746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34132892A Pending JPH0676589A (ja) | 1992-07-06 | 1992-11-27 | フラッシュ型e2 promの消去方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0676589A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
JP2006099845A (ja) * | 2004-09-28 | 2006-04-13 | Citizen Watch Co Ltd | 半導体装置およびそのデータ書き込み方法 |
-
1992
- 1992-11-27 JP JP34132892A patent/JPH0676589A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
JP2006099845A (ja) * | 2004-09-28 | 2006-04-13 | Citizen Watch Co Ltd | 半導体装置およびそのデータ書き込み方法 |
JP4649156B2 (ja) * | 2004-09-28 | 2011-03-09 | シチズンホールディングス株式会社 | 半導体装置およびそのデータ書き込み方法 |
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