JPH05182480A - プログラマブルリードオンリメモリ - Google Patents
プログラマブルリードオンリメモリInfo
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- JPH05182480A JPH05182480A JP36045391A JP36045391A JPH05182480A JP H05182480 A JPH05182480 A JP H05182480A JP 36045391 A JP36045391 A JP 36045391A JP 36045391 A JP36045391 A JP 36045391A JP H05182480 A JPH05182480 A JP H05182480A
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- cells
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Abstract
(57)【要約】
【目的】本発明はプログラマブルリードオンリメモリに
おいてセルの不揃いな消去を改善するものである。 【構成】セルの一括消去処理に続いて各セルについて個
別に書込み処理をするようにしたことにより、各セルの
消去状態を所定の許容範囲内に揃えることができる。
おいてセルの不揃いな消去を改善するものである。 【構成】セルの一括消去処理に続いて各セルについて個
別に書込み処理をするようにしたことにより、各セルの
消去状態を所定の許容範囲内に揃えることができる。
Description
【０００１】
【産業上の利用分野】本発明はプログラマブルリードオ
ンリメモリに関し、特に一括電気的消去型プログラマブ
ルリードオンリメモリ（フラツシユＥＥＰＲＯＭ）の消
去動作を改善しようとするものである。
ンリメモリに関し、特に一括電気的消去型プログラマブ
ルリードオンリメモリ（フラツシユＥＥＰＲＯＭ）の消
去動作を改善しようとするものである。
【０００２】
【従来の技術】フラツシユＥＥＰＲＯＭは図４に示すよ
うに、複数のビツト線ＬＢ１、ＬＢ２……及びソース線
ＬＳ１、ＬＳ２……と複数のワード線ＬＷ１、ＬＷ２…
…との交点位置に、図５に示すようにフローテイングゲ
ートＦＧ及びコントロールゲートＣＧを有するＭＯＳト
ランジスタでなるセルＣＬを配設し、ＭＯＳトランジス
タのドレインＤをビツト線ＬＢ１、ＬＢ２……に接続
し、コントロールゲートＣＧをワード線ＬＷ１、ＬＷ２
……に接続し、ソースＳをソース線ＬＳ１、ＬＳ２……
に接続している。
うに、複数のビツト線ＬＢ１、ＬＢ２……及びソース線
ＬＳ１、ＬＳ２……と複数のワード線ＬＷ１、ＬＷ２…
…との交点位置に、図５に示すようにフローテイングゲ
ートＦＧ及びコントロールゲートＣＧを有するＭＯＳト
ランジスタでなるセルＣＬを配設し、ＭＯＳトランジス
タのドレインＤをビツト線ＬＢ１、ＬＢ２……に接続
し、コントロールゲートＣＧをワード線ＬＷ１、ＬＷ２
……に接続し、ソースＳをソース線ＬＳ１、ＬＳ２……
に接続している。
【０００３】かくしてフラツシユＥＥＰＲＯＭ１は、ビ
ツト線ＬＢ１、ＬＢ２……に対してそれぞれセル（ＣＬ
１１、ＣＬ１２……）、（ＣＬ２１、ＣＬ２２……）…
…のドレインＤをビツト線ＬＢ１、ＬＢ２……に接続
し、かつ各ビツト線ＬＢ１、ＬＢ２……に接続されてい
るセルのうち、第１、第２……のセル（ＣＬ１１、ＣＬ
２１……）、（ＣＬ１２、ＣＬ２２……）……のコント
ロールゲートＣＧをワード線ＬＷ１、ＬＷ２……に接続
する。
ツト線ＬＢ１、ＬＢ２……に対してそれぞれセル（ＣＬ
１１、ＣＬ１２……）、（ＣＬ２１、ＣＬ２２……）…
…のドレインＤをビツト線ＬＢ１、ＬＢ２……に接続
し、かつ各ビツト線ＬＢ１、ＬＢ２……に接続されてい
るセルのうち、第１、第２……のセル（ＣＬ１１、ＣＬ
２１……）、（ＣＬ１２、ＣＬ２２……）……のコント
ロールゲートＣＧをワード線ＬＷ１、ＬＷ２……に接続
する。
【０００４】かくしてフラツシユＥＥＰＲＯＭ１はビツ
ト線ＬＢ１、ＬＢ２……及びワード線ＬＷ１、ＬＷ２…
…によつて表されるアドレスを出力することにより各セ
ルについて必要に応じてデータを書込み、読出し及び一
括消去をし得るようになされている。因にセルＣＬの書
込みは図６に示すように、ドレイン電圧ＶD を正電圧、
ソース電圧ＶS を０〔Ｖ〕及びコントロールゲート電圧
ＶC を正の高電圧にすることにより、フローテイングゲ
ートＦＧに対してチヤンネルホツトエレクトロンを注入
する。
ト線ＬＢ１、ＬＢ２……及びワード線ＬＷ１、ＬＷ２…
…によつて表されるアドレスを出力することにより各セ
ルについて必要に応じてデータを書込み、読出し及び一
括消去をし得るようになされている。因にセルＣＬの書
込みは図６に示すように、ドレイン電圧ＶD を正電圧、
ソース電圧ＶS を０〔Ｖ〕及びコントロールゲート電圧
ＶC を正の高電圧にすることにより、フローテイングゲ
ートＦＧに対してチヤンネルホツトエレクトロンを注入
する。
【０００５】またセルＣＬの読出しは図７に示すよう
に、ドレイン電圧ＶD を正電圧、ソース電圧ＶS を０
〔Ｖ〕及びコントロールゲート電圧ＶC を正電圧にする
ことにより、フローテイングゲートＦＧの帯電電荷を利
用して読出し電流ＩDSを流す。またセルＣＬの消去は図
８に示すように、ドレイン電圧ＶD を０〔Ｖ〕、ソース
電圧ＶS を正電圧及びコントロールゲート電圧ＶC を０
〔Ｖ〕にすることにより、フローテイングゲートＦＧに
ある負電荷をソースＳからフアウラノルドハイム（Fowl
er-Nordheim)トンネル電流として引き抜く。
に、ドレイン電圧ＶD を正電圧、ソース電圧ＶS を０
〔Ｖ〕及びコントロールゲート電圧ＶC を正電圧にする
ことにより、フローテイングゲートＦＧの帯電電荷を利
用して読出し電流ＩDSを流す。またセルＣＬの消去は図
８に示すように、ドレイン電圧ＶD を０〔Ｖ〕、ソース
電圧ＶS を正電圧及びコントロールゲート電圧ＶC を０
〔Ｖ〕にすることにより、フローテイングゲートＦＧに
ある負電荷をソースＳからフアウラノルドハイム（Fowl
er-Nordheim)トンネル電流として引き抜く。
【０００６】
【発明が解決しようとする課題】図４のフラツシユＥＥ
ＰＲＯＭ１は、図９に示す概略的消去手順に従つてすべ
てのセルＣＬについて一括消去をする。すなわちステツ
プＳＰ０において消去手順を開始し、ステツプＳＰ１に
おいて全ビツトすなわちすべてのセルＣＬの書込み処理
を実行することにより、すべてのセルＣＬにおけるＭＯ
Ｓトランジスタのしきい値電圧を揃える。その後ステツ
プＳＰ２において各セルＣＬに対して消去パルスを印加
すると共に、ステツプＳＰ３において消去結果をベリフ
アイする。
ＰＲＯＭ１は、図９に示す概略的消去手順に従つてすべ
てのセルＣＬについて一括消去をする。すなわちステツ
プＳＰ０において消去手順を開始し、ステツプＳＰ１に
おいて全ビツトすなわちすべてのセルＣＬの書込み処理
を実行することにより、すべてのセルＣＬにおけるＭＯ
Ｓトランジスタのしきい値電圧を揃える。その後ステツ
プＳＰ２において各セルＣＬに対して消去パルスを印加
すると共に、ステツプＳＰ３において消去結果をベリフ
アイする。
【０００７】ステツプＳＰ３において消去ベリフアイを
した結果消去失敗のセルＣＬがあれば、ステツプＳＰ２
に戻つて繰返し消去パルスを印加する。これに対してス
テツプＳＰ３において消去ができたことを確認すると、
ステツプＳＰ４において当該概略的消去手順を終了す
る。かくして全ビツトの書込み処理をした後消去パルス
を印加するようにしたことにより、消去パルス印加時の
ＭＯＳトランジスタのしきい値が極端に不揃いにならな
いように揃えることができる。
した結果消去失敗のセルＣＬがあれば、ステツプＳＰ２
に戻つて繰返し消去パルスを印加する。これに対してス
テツプＳＰ３において消去ができたことを確認すると、
ステツプＳＰ４において当該概略的消去手順を終了す
る。かくして全ビツトの書込み処理をした後消去パルス
を印加するようにしたことにより、消去パルス印加時の
ＭＯＳトランジスタのしきい値が極端に不揃いにならな
いように揃えることができる。
【０００８】このような一括消去における概略的な考え
方に基づいて従来のフラツシユＥＥＰＲＯＭ１において
は、図１０に示すような具体的消去手順に従つてすべて
のセルについての一括消去を実行するようになされてい
る。すなわちフラツシユＥＥＰＲＯＭ１はステツプＳＰ
１０から当該具体的消去手順に入つてステツプＳＰ１１
において全ビツト書込み処理をした後ステツプＳＰ１２
において最初のアドレスを指定し、続いてステツプＳＰ
１３においてすべてのセル（又は一群のセルごとに）消
去パルスを印加すると共に、ステツプＳＰ１４において
最初のアドレスの消去結果をベリフアイする。
方に基づいて従来のフラツシユＥＥＰＲＯＭ１において
は、図１０に示すような具体的消去手順に従つてすべて
のセルについての一括消去を実行するようになされてい
る。すなわちフラツシユＥＥＰＲＯＭ１はステツプＳＰ
１０から当該具体的消去手順に入つてステツプＳＰ１１
において全ビツト書込み処理をした後ステツプＳＰ１２
において最初のアドレスを指定し、続いてステツプＳＰ
１３においてすべてのセル（又は一群のセルごとに）消
去パルスを印加すると共に、ステツプＳＰ１４において
最初のアドレスの消去結果をベリフアイする。
【０００９】ステツプＳＰ１４における消去ベリフアイ
において消去失敗の判定結果が得られると、ステツプＳ
Ｐ１３に戻つて繰り返し消去パルスを印加するのに対し
て、消去が確認されるとステツプＳＰ１５に移つて最後
のアドレスか否かの判断をし、否定結果が得られる限り
ステツプＳＰ１６において次のアドレスを指定して上述
のステツプＳＰ１４に戻る。
において消去失敗の判定結果が得られると、ステツプＳ
Ｐ１３に戻つて繰り返し消去パルスを印加するのに対し
て、消去が確認されるとステツプＳＰ１５に移つて最後
のアドレスか否かの判断をし、否定結果が得られる限り
ステツプＳＰ１６において次のアドレスを指定して上述
のステツプＳＰ１４に戻る。
【００１０】かくして消去されていないことを確認した
セルについてステツプＳＰ１３、ＳＰ１４、ＳＰ１５の
処理を繰り返すことにより当該次のアドレスのセルにつ
いての消去処理が実行される。やがて最後のアドレスに
ついての消去が終了すると、ステツプＳＰ１５において
肯定結果が得られることによりステツプＳＰ１７に移つ
てすべてのセルについてその内容を呼び出すことにより
消去情報が論理「１」になつていることを確認し、その
後ステツプＳＰ１８において当該具体的消去手順を終了
する。
セルについてステツプＳＰ１３、ＳＰ１４、ＳＰ１５の
処理を繰り返すことにより当該次のアドレスのセルにつ
いての消去処理が実行される。やがて最後のアドレスに
ついての消去が終了すると、ステツプＳＰ１５において
肯定結果が得られることによりステツプＳＰ１７に移つ
てすべてのセルについてその内容を呼び出すことにより
消去情報が論理「１」になつていることを確認し、その
後ステツプＳＰ１８において当該具体的消去手順を終了
する。
【００１１】ところが図９及び図１０の従来の消去処理
方法によると実際上、消去パルスを全ビツト又はビツト
群ごとに同時に実行するようになされているのに対し
て、各ビツトのセルのフアウラノルドハイムトンネル電
流がビツトごとにばらついているので、消去後のしきい
値電圧にばらつきが生ずることを避け得ない問題があ
る。
方法によると実際上、消去パルスを全ビツト又はビツト
群ごとに同時に実行するようになされているのに対し
て、各ビツトのセルのフアウラノルドハイムトンネル電
流がビツトごとにばらついているので、消去後のしきい
値電圧にばらつきが生ずることを避け得ない問題があ
る。
【００１２】このしきい値電圧のばらつきについては、
各セルのしきい値電圧を一段と低下させることにより使
用電圧を低くすると共に読出し電流を増大させるような
改善策を採用するために消去時間を長くする場合に、消
去時間を長くすればする程ばらつきが大きくなる傾向が
あり、その結果過剰消去されるセルが増えるためデイプ
レツシヨントランジスタに転換するセルの出現確率が高
くなる問題がある。本発明は以上の点を考慮してなされ
たもので、セルの一括消去の結果各セルのしきい値電圧
のばらつきを一段と小さくすることができるようにした
プログラマブルリードオンリメモリを提案しようとする
ものである。
各セルのしきい値電圧を一段と低下させることにより使
用電圧を低くすると共に読出し電流を増大させるような
改善策を採用するために消去時間を長くする場合に、消
去時間を長くすればする程ばらつきが大きくなる傾向が
あり、その結果過剰消去されるセルが増えるためデイプ
レツシヨントランジスタに転換するセルの出現確率が高
くなる問題がある。本発明は以上の点を考慮してなされ
たもので、セルの一括消去の結果各セルのしきい値電圧
のばらつきを一段と小さくすることができるようにした
プログラマブルリードオンリメモリを提案しようとする
ものである。
【００１３】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、フローテイングゲートＦＧ及びコ
ントロールゲートＣＧをもつＭＯＳトランジスタを有す
る複数のセルＣＬを一括して書込み処理ＳＰ２１をした
後、一括して消去処理ＳＰ２２、ＳＰ２３をするプログ
ラマブルリードオンリメモリ１において、一括消去処理
ＳＰ２２、ＳＰ２３の後各セルＣＬごとに個別に書込み
処理ＳＰ２４、ＳＰ２５をすることにより、各セルＣＬ
が所定の範囲のしきい値電圧に対応する情報を保持する
ような消去状態に当該各セルを補正するようにする。
め本発明においては、フローテイングゲートＦＧ及びコ
ントロールゲートＣＧをもつＭＯＳトランジスタを有す
る複数のセルＣＬを一括して書込み処理ＳＰ２１をした
後、一括して消去処理ＳＰ２２、ＳＰ２３をするプログ
ラマブルリードオンリメモリ１において、一括消去処理
ＳＰ２２、ＳＰ２３の後各セルＣＬごとに個別に書込み
処理ＳＰ２４、ＳＰ２５をすることにより、各セルＣＬ
が所定の範囲のしきい値電圧に対応する情報を保持する
ような消去状態に当該各セルを補正するようにする。
【００１４】
【作用】各セルＣＬは一括消去処理ＳＰ２２、ＳＰ２３
の際に、消去時間の経過に従つて、フアウラノルドハイ
ムトンネル電流の各セルごとのばらつきにより、消去時
間が長くなればなる程ばらつきが大きくなるのに対し
て、当該一括消去処理ＳＰ２２、ＳＰ２３の後に、各セ
ルＣＬごとに個別に書込み処理ＳＰ２４、ＳＰ２５をす
ることにより、比較的速く消去されるセルのしきい値電
圧を上昇させるような補正をすることができる。かくし
てすべてのセルのしきい値電圧を所定の許容範囲に入る
ような消去状態に揃えることができる。
の際に、消去時間の経過に従つて、フアウラノルドハイ
ムトンネル電流の各セルごとのばらつきにより、消去時
間が長くなればなる程ばらつきが大きくなるのに対し
て、当該一括消去処理ＳＰ２２、ＳＰ２３の後に、各セ
ルＣＬごとに個別に書込み処理ＳＰ２４、ＳＰ２５をす
ることにより、比較的速く消去されるセルのしきい値電
圧を上昇させるような補正をすることができる。かくし
てすべてのセルのしきい値電圧を所定の許容範囲に入る
ような消去状態に揃えることができる。
【００１５】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１６】本発明によるフラツシユＥＥＰＲＯＭ１は
図１に示す概略的消去手順に従つて一括消去を実行す
る。すなわちこの概略的消去手順はステツプＳＰ２０〜
ＳＰ２３において、図９について上述した従来の概略的
消去手順ＳＰ０〜ＳＰ３の消去処理と全く同じ処理を実
行し、これによりステツプＳＰ２１において全ビツト書
込み処理をし、その後ステツプＳＰ２２及びＳＰ２３に
おいて消去及び消去ベリフアイ処理をする。
図１に示す概略的消去手順に従つて一括消去を実行す
る。すなわちこの概略的消去手順はステツプＳＰ２０〜
ＳＰ２３において、図９について上述した従来の概略的
消去手順ＳＰ０〜ＳＰ３の消去処理と全く同じ処理を実
行し、これによりステツプＳＰ２１において全ビツト書
込み処理をし、その後ステツプＳＰ２２及びＳＰ２３に
おいて消去及び消去ベリフアイ処理をする。
【００１７】かくしてフラツシユＥＥＰＲＯＭの各セル
のしきい値の極端な不揃いを揃えるような処理がなされ
る。これに加えて図１の場合には、ステツプＳＰ２３の
消去ベリフアイにおいて消去条件を満足することを表す
肯定結果が得られたとき、ステツプＳＰ２４に移つて書
込みベリフアイを実行することにより、各セルの書込情
報が所定のしきい値Ｖthをもつているか否かを判定す
る。
のしきい値の極端な不揃いを揃えるような処理がなされ
る。これに加えて図１の場合には、ステツプＳＰ２３の
消去ベリフアイにおいて消去条件を満足することを表す
肯定結果が得られたとき、ステツプＳＰ２４に移つて書
込みベリフアイを実行することにより、各セルの書込情
報が所定のしきい値Ｖthをもつているか否かを判定す
る。
【００１８】ステツプＳＰ２４の判定処理において否定
結果が得られると、ステツプＳＰ２５に移つて当該セル
に対して書込みパルスを印加する。ここで書込みパルス
の書込み条件は、ステツプＳＰ２１について上述した全
ビツト書込み処理における書込み条件と比較して効率が
悪い条件の下に実行され、かくしていわゆる「弱い書込
み」がなされる。
結果が得られると、ステツプＳＰ２５に移つて当該セル
に対して書込みパルスを印加する。ここで書込みパルス
の書込み条件は、ステツプＳＰ２１について上述した全
ビツト書込み処理における書込み条件と比較して効率が
悪い条件の下に実行され、かくしていわゆる「弱い書込
み」がなされる。
【００１９】当該「弱い書込み」条件としては、実際上
コントロールゲートＣＧに対するコントロールゲート電
圧ＶCG又はドレインＤのドレイン電圧ＶD をステツプＳ
Ｐ２１の場合より低くする。また書込みパルスのパルス
幅を狭くする。因にステツプＳＰ２１においては、コン
トロールゲート電圧ＶCG＝12〔Ｖ〕、ドレイン電圧ＶD
＝６〔Ｖ〕、ソース電圧ＶS 、書込みパルス幅＝10〔μ
ｓ〕の条件で書込み処理をするとき、ステツプＳＰ２５
においては、コントロールゲート電圧ＶCG及び又はドレ
イン電圧ＶD を12〔Ｖ〕及び又は６〔Ｖ〕より一段と低
い値に選定し、書込みパルス幅をほぼ５〔μｓ〕にまで
半減させ得る。
コントロールゲートＣＧに対するコントロールゲート電
圧ＶCG又はドレインＤのドレイン電圧ＶD をステツプＳ
Ｐ２１の場合より低くする。また書込みパルスのパルス
幅を狭くする。因にステツプＳＰ２１においては、コン
トロールゲート電圧ＶCG＝12〔Ｖ〕、ドレイン電圧ＶD
＝６〔Ｖ〕、ソース電圧ＶS 、書込みパルス幅＝10〔μ
ｓ〕の条件で書込み処理をするとき、ステツプＳＰ２５
においては、コントロールゲート電圧ＶCG及び又はドレ
イン電圧ＶD を12〔Ｖ〕及び又は６〔Ｖ〕より一段と低
い値に選定し、書込みパルス幅をほぼ５〔μｓ〕にまで
半減させ得る。
【００２０】かくして書き込まれる情報が低すぎるしき
い値電圧Ｖthを呈するセルについて、そのしきい値電圧
Ｖthを高めるような処理がなされる。この書込みパルス
の印加処理が終わると再度上述のステツプＳＰ２４に戻
つて書込みベリフアイを実行し、肯定結果が得られたと
きステツプＳＰ２６において当該概略的消去手順を終了
する。
い値電圧Ｖthを呈するセルについて、そのしきい値電圧
Ｖthを高めるような処理がなされる。この書込みパルス
の印加処理が終わると再度上述のステツプＳＰ２４に戻
つて書込みベリフアイを実行し、肯定結果が得られたと
きステツプＳＰ２６において当該概略的消去手順を終了
する。
【００２１】図１の構成によれば、ステツプＳＰ２１に
おける全ビツト書込み処理により、全てのセルが図３の
点Ｐ０によつて表わされるしきい値電圧ＶthＳに対応す
る情報が書き込まれる。その後ステツプＳＰ２２におけ
る消去処理がされると、当該消去時間の間に最も遅く消
去されるビツトのセルが曲線Ｋ１に沿つて比較的ゆつく
りとしきい値電圧Ｖthを低下させて行くことにより、消
去終了時間において点Ｐ１に示すように比較的高いしき
い値電圧ＶthＥに対応する情報をもつに至る。
おける全ビツト書込み処理により、全てのセルが図３の
点Ｐ０によつて表わされるしきい値電圧ＶthＳに対応す
る情報が書き込まれる。その後ステツプＳＰ２２におけ
る消去処理がされると、当該消去時間の間に最も遅く消
去されるビツトのセルが曲線Ｋ１に沿つて比較的ゆつく
りとしきい値電圧Ｖthを低下させて行くことにより、消
去終了時間において点Ｐ１に示すように比較的高いしき
い値電圧ＶthＥに対応する情報をもつに至る。
【００２２】これに対してセルのうち最も速く消去され
るビツトのセルは、曲線Ｋ２に示すように急速にしきい
値電圧Ｖthを低下させて行くことにより、消去終了時点
において点Ｐ２に示すように、曲線Ｋ１の場合と比較し
て極端に低いしきい値電圧Ｖthに対応する情報をもつ状
態になる。このように極端に低いしきい値電圧Ｖthに対
応する情報をもつようになつたセルは、過剰消去状態に
なつてＭＯＳトランジスタとしてデイプレツシヨン型に
転換した状態になる場合をも含む。
るビツトのセルは、曲線Ｋ２に示すように急速にしきい
値電圧Ｖthを低下させて行くことにより、消去終了時点
において点Ｐ２に示すように、曲線Ｋ１の場合と比較し
て極端に低いしきい値電圧Ｖthに対応する情報をもつ状
態になる。このように極端に低いしきい値電圧Ｖthに対
応する情報をもつようになつたセルは、過剰消去状態に
なつてＭＯＳトランジスタとしてデイプレツシヨン型に
転換した状態になる場合をも含む。
【００２３】ところがこのようなセルはステツプＳＰ２
４における書込みベリフアイにおいて、不合格の判定結
果を生じさせることにより、ステツプＳＰ２５における
弱い書込み処理を受ける。このとき当該セルは、図３に
おいて点Ｐ３に示すように、しきい値電圧Ｖthが曲線Ｋ
１の場合のしきい値電圧ＶthＥに近いしきい値電圧Ｖth
Ｗにまで上昇するような情報をもつ。
４における書込みベリフアイにおいて、不合格の判定結
果を生じさせることにより、ステツプＳＰ２５における
弱い書込み処理を受ける。このとき当該セルは、図３に
おいて点Ｐ３に示すように、しきい値電圧Ｖthが曲線Ｋ
１の場合のしきい値電圧ＶthＥに近いしきい値電圧Ｖth
Ｗにまで上昇するような情報をもつ。
【００２４】このことはステツプＳＰ２４の書込みベリ
フアイ及びステツプＳＰ２５における書込みパルス印加
処理によつて各セルのしきい値電圧の不揃いが一段と修
正されたことを意味し、この結果一段と優れた一括消去
処理がなされたことを意味する。
フアイ及びステツプＳＰ２５における書込みパルス印加
処理によつて各セルのしきい値電圧の不揃いが一段と修
正されたことを意味し、この結果一段と優れた一括消去
処理がなされたことを意味する。
【００２５】従つてフラツシユＥＥＰＲＯＭ１のセルＣ
Ｌのしきい値電圧Ｖthを低い値に設定したとしても、た
とえ過剰消去によつて一旦デプレツシヨン状態に転換し
たＭＯＳトランジスタがあつたとしても、この転換状態
を所定の非デプレツシヨン状態に再転換させることがで
きることを意味する。そこで、図１の構成によれば、フ
ラツシユＥＥＰＲＯＭ１の電源電圧を従来の場合と比較
して一段と低い値に選定しても、安定かつばらつきが小
さい消去状態を実現できる。
Ｌのしきい値電圧Ｖthを低い値に設定したとしても、た
とえ過剰消去によつて一旦デプレツシヨン状態に転換し
たＭＯＳトランジスタがあつたとしても、この転換状態
を所定の非デプレツシヨン状態に再転換させることがで
きることを意味する。そこで、図１の構成によれば、フ
ラツシユＥＥＰＲＯＭ１の電源電圧を従来の場合と比較
して一段と低い値に選定しても、安定かつばらつきが小
さい消去状態を実現できる。
【００２６】因に、図３の点Ｐ１に示すように、最も遅
く消去されるセルの消去ベリフアイ時のしきい値電圧Ｖ
thを２〔Ｖ〕以下の値、例えば 1.5〔Ｖ〕に設定したと
き、図３の点Ｐ２に示すように、最も速く消去されるセ
ルの消去ベリフアイ時のしきい値電圧Ｖthが負の値にな
ることによりＭＯＳトランジスタがデプレツシヨンに転
換した状態になつても、図３の点Ｐ３に示すように、書
込みベリフアイ終了時のしきい値電圧を 1.0〔Ｖ〕にま
で補正することによりデプレツシヨン転換状態を非デプ
レツシヨン状態に引き戻すことができる。かくして一段
と安定かつばらつきが小さい消去状態が得られる。
く消去されるセルの消去ベリフアイ時のしきい値電圧Ｖ
thを２〔Ｖ〕以下の値、例えば 1.5〔Ｖ〕に設定したと
き、図３の点Ｐ２に示すように、最も速く消去されるセ
ルの消去ベリフアイ時のしきい値電圧Ｖthが負の値にな
ることによりＭＯＳトランジスタがデプレツシヨンに転
換した状態になつても、図３の点Ｐ３に示すように、書
込みベリフアイ終了時のしきい値電圧を 1.0〔Ｖ〕にま
で補正することによりデプレツシヨン転換状態を非デプ
レツシヨン状態に引き戻すことができる。かくして一段
と安定かつばらつきが小さい消去状態が得られる。
【００２７】図１の概略的消去手順は図２に示す具体的
消去手順によつて具体化される。図２の場合ステツプＳ
Ｐ３０〜ＳＰ３７において図１０について上述した従来
の具体的消去手順ＳＰ１０〜ＳＰ１７と全く同一の処理
が実行され、かくしてすべてのセルが一括消去される。
この状態においてステツプＳＰ３８に移つて最初のアド
レスが例えばアドレスカウンタにセツトされた後ステツ
プＳＰ３９において当該最初のセルについて書込みベリ
フアイが実行される。所定のしきい値以上のしきい値を
もつような情報が当該最初のアドレスのセルに保持され
ていないときには、ステツプＳＰ４０において書込みパ
ルスが印加され、その後再度ステツプＳＰ３９における
書込ベリフアイが実行される。
消去手順によつて具体化される。図２の場合ステツプＳ
Ｐ３０〜ＳＰ３７において図１０について上述した従来
の具体的消去手順ＳＰ１０〜ＳＰ１７と全く同一の処理
が実行され、かくしてすべてのセルが一括消去される。
この状態においてステツプＳＰ３８に移つて最初のアド
レスが例えばアドレスカウンタにセツトされた後ステツ
プＳＰ３９において当該最初のセルについて書込みベリ
フアイが実行される。所定のしきい値以上のしきい値を
もつような情報が当該最初のアドレスのセルに保持され
ていないときには、ステツプＳＰ４０において書込みパ
ルスが印加され、その後再度ステツプＳＰ３９における
書込ベリフアイが実行される。
【００２８】この結果当該最初のアドレスのセルが所定
のしきい値に対応する情報を保持する状態になると、消
去手順はステツプＳＰ４１に移つて最後のアドレスでは
ないことを確認してステツプＳＰ４２において次のアド
レスをアドレスカウンタに設定し、その後ステツプＳＰ
３９及びＳＰ４０の書込処理を繰り返す。やがて最後の
アドレスについての書込処理が終了するとステツプＳＰ
４１において肯定結果が得られることにより消去手順は
ステツプＳＰ４３に移り、全ビツト従つてすべてのセル
について読出し処理を実行することにより当該すべての
セルに論理「１」情報が保持されていることを確認した
後、ステツプＳＰ４４において当該消去手順を終了す
る。
のしきい値に対応する情報を保持する状態になると、消
去手順はステツプＳＰ４１に移つて最後のアドレスでは
ないことを確認してステツプＳＰ４２において次のアド
レスをアドレスカウンタに設定し、その後ステツプＳＰ
３９及びＳＰ４０の書込処理を繰り返す。やがて最後の
アドレスについての書込処理が終了するとステツプＳＰ
４１において肯定結果が得られることにより消去手順は
ステツプＳＰ４３に移り、全ビツト従つてすべてのセル
について読出し処理を実行することにより当該すべての
セルに論理「１」情報が保持されていることを確認した
後、ステツプＳＰ４４において当該消去手順を終了す
る。
【００２９】図２の構成によれば、図１について上述し
た概略的消去手順によつて得ることができる効果を具体
的に実現できる。なお図２の実施例において、ステツプ
ＳＰ３７における全ビツト読出処理を省略しても、上述
の場合と同様の効果を得ることができる。
た概略的消去手順によつて得ることができる効果を具体
的に実現できる。なお図２の実施例において、ステツプ
ＳＰ３７における全ビツト読出処理を省略しても、上述
の場合と同様の効果を得ることができる。
【００３０】
【発明の効果】上述のように本発明によれば、一括消去
処理によつて各セルに保持された情報に対応するしきい
値電圧が所定の許容範囲内にない場合であつても、当該
セルについて個別に書込み処理をするようにしたことに
より、一段と不揃いさがない状態にすべてのセルを消去
することができる。
処理によつて各セルに保持された情報に対応するしきい
値電圧が所定の許容範囲内にない場合であつても、当該
セルについて個別に書込み処理をするようにしたことに
より、一段と不揃いさがない状態にすべてのセルを消去
することができる。
【図１】本発明によるプログラマブルリードオンリメモ
リにおける概略的消去手順を示すフローチヤートであ
る。
リにおける概略的消去手順を示すフローチヤートであ
る。
【図２】図１の具体的消去手順を示すフローチヤートで
ある。
ある。
【図３】一括消去処理時のしきい値電圧の推移を示す曲
線図である。
線図である。
【図４】フラツシユＥＥＰＲＯＭの構成を示す接続図で
ある。
ある。
【図５】図４のセルの構造を示す断面図である。
【図６】セルの書込み動作状態を示す断面図である。
【図７】セルの読出し動作を示す断面図である。
【図８】セルの消去動作状態を示す断面図である。
【図９】従来の概略的消去手順を示すフローチヤートで
ある。
ある。
【図１０】図９の具体的消去手順を示すフローチヤート
である。
である。
１……フラツシユＥＥＰＲＯＭ、ＬＢ１、ＬＢ２……ビ
ツト線、ＬＷ１、ＬＷ２……ワード線、ＬＳ１、ＬＳ２
……ソース線、ＣＬ１１、ＣＬ２１、ＣＬ１２、ＣＬ２
２、ＣＬ……セル、ＣＧ……コントロールゲート、ＦＧ
……フローテイングゲート、Ｄ……ドレイン、Ｓ……ソ
ース、Ｗ……ウエル。
ツト線、ＬＷ１、ＬＷ２……ワード線、ＬＳ１、ＬＳ２
……ソース線、ＣＬ１１、ＣＬ２１、ＣＬ１２、ＣＬ２
２、ＣＬ……セル、ＣＧ……コントロールゲート、ＦＧ
……フローテイングゲート、Ｄ……ドレイン、Ｓ……ソ
ース、Ｗ……ウエル。
Claims (4)
- 【請求項１】フローテイングゲート及びコントロールゲ
ートをもつＭＯＳトランジスタを有する複数のセルを一
括して書込み処理をした後、一括して消去処理をするプ
ログラマブルリードオンリメモリにおいて、 上記一括消去処理の後上記各セルごとに個別に書込み処
理をすることにより、上記各セルが所定の範囲のしきい
値電圧に対応する情報を保持するような消去状態に当該
各セルを補正することを特徴とするプログラマブルリー
ドオンリメモリ。 - 【請求項２】上記個別書込み処理を、上記セルのうち上
記一括消去時に比較的早く消去されるセルのしきい値電
圧を比較的遅く消去されるセルのしきい値電圧に近づけ
させるような弱い書込み条件の下に、実行することを特
徴とする請求項１に記載のプログラマブルリードオンリ
メモリ。 - 【請求項３】上記弱い書込み処理時の書込みパルスのパ
ルス幅を、上記一括書込み処理時の書込みパルスのパル
ス幅より狭くしたことを特徴とする請求項２に記載のプ
ログラマブルリードオンリメモリ。 - 【請求項４】上記弱い書込み処理時のコントロールゲー
ト電圧及び又はドレイン電圧を、上記一括書込み処理時
のコントロールゲート電圧及び又はドレイン電圧より低
くしたことを特徴とする請求項２に記載のプログラマブ
ルリードオンリメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36045391A JPH05182480A (ja) | 1991-12-28 | 1991-12-28 | プログラマブルリードオンリメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36045391A JPH05182480A (ja) | 1991-12-28 | 1991-12-28 | プログラマブルリードオンリメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182480A true JPH05182480A (ja) | 1993-07-23 |
Family
ID=18469472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36045391A Pending JPH05182480A (ja) | 1991-12-28 | 1991-12-28 | プログラマブルリードオンリメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182480A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778487A (ja) * | 1993-08-23 | 1995-03-20 | Advanced Micro Devicds Inc | 半導体集積回路メモリ装置 |
| JPH08102198A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 電気的書換え可能な不揮発性半導体記憶装置の初期化方 法 |
| JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
| US7746707B2 (en) | 1997-05-14 | 2010-06-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2013062022A (ja) * | 2008-05-23 | 2013-04-04 | Sk Hynix Inc | 不揮発性メモリ装置のプログラム方法 |
| JP2023036514A (ja) * | 2021-09-02 | 2023-03-14 | 中天弘宇集成電路有限責任公司 | 電子機器、メモリセルの過剰消去検出及び除去方法 |
-
1991
- 1991-12-28 JP JP36045391A patent/JPH05182480A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778487A (ja) * | 1993-08-23 | 1995-03-20 | Advanced Micro Devicds Inc | 半導体集積回路メモリ装置 |
| JPH08102198A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 電気的書換え可能な不揮発性半導体記憶装置の初期化方 法 |
| JPH08249900A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
| US7746707B2 (en) | 1997-05-14 | 2010-06-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8000147B2 (en) | 1997-05-14 | 2011-08-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US8223558B2 (en) | 1997-05-14 | 2012-07-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2013062022A (ja) * | 2008-05-23 | 2013-04-04 | Sk Hynix Inc | 不揮発性メモリ装置のプログラム方法 |
| JP2023036514A (ja) * | 2021-09-02 | 2023-03-14 | 中天弘宇集成電路有限責任公司 | 電子機器、メモリセルの過剰消去検出及び除去方法 |
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