JPH0778487A - 半導体集積回路メモリ装置 - Google Patents
半導体集積回路メモリ装置Info
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- JPH0778487A JPH0778487A JP19646794A JP19646794A JPH0778487A JP H0778487 A JPH0778487 A JP H0778487A JP 19646794 A JP19646794 A JP 19646794A JP 19646794 A JP19646794 A JP 19646794A JP H0778487 A JPH0778487 A JP H0778487A
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高い耐久性を持たせるために消去動作の後に
フラッシュＥＥＰＲＯＭメモリセルのアレイの過消去さ
れたメモリセルに対して訂正動作を実行するための改良
された過消去されたビットの訂正構造を提供する。 【構成】 検知回路（２０）はＡＰＤＥ動作モードの間
に過消去ビットを示す列漏れ電流を検出しメモリセルに
記憶されたデータを表わす論理信号を発生する。データ
入力バッファ回路（２６）はビット一致信号を発生する
ために論理信号とメモリセルにプログラムされたデータ
を表わすデータ信号とを比較する。パルスカウンタ（３
０）は複数個のプログラミングパルスをカウントする。
データ入力バッファ回路（２６）は、ビット線の列の一
定のものだけに接続された過消去メモリセルをプログラ
ムし戻すように、ビット線の列の一定のものをビット一
致信号がハイの論理レベルであるパルスカウンタ（３
０）に選択的に接続する。
フラッシュＥＥＰＲＯＭメモリセルのアレイの過消去さ
れたメモリセルに対して訂正動作を実行するための改良
された過消去されたビットの訂正構造を提供する。 【構成】 検知回路（２０）はＡＰＤＥ動作モードの間
に過消去ビットを示す列漏れ電流を検出しメモリセルに
記憶されたデータを表わす論理信号を発生する。データ
入力バッファ回路（２６）はビット一致信号を発生する
ために論理信号とメモリセルにプログラムされたデータ
を表わすデータ信号とを比較する。パルスカウンタ（３
０）は複数個のプログラミングパルスをカウントする。
データ入力バッファ回路（２６）は、ビット線の列の一
定のものだけに接続された過消去メモリセルをプログラ
ムし戻すように、ビット線の列の一定のものをビット一
致信号がハイの論理レベルであるパルスカウンタ（３
０）に選択的に接続する。
Description
【０００１】
【発明の背景】本発明は一般に、フラッシュ電気的消去
可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セ
ルのアレイなどのフローティングゲートメモリ装置に関
する。より特定的には、本発明は、向上した高い耐久性
を持つように、消去動作の後でフラッシュＥＥＰＲＯＭ
メモリセルのアレイ中の過消去されたメモリセルに訂正
動作を行なうための過消去されたビットの訂正構造を有
する半導体集積回路メモリ装置に関する。
可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セ
ルのアレイなどのフローティングゲートメモリ装置に関
する。より特定的には、本発明は、向上した高い耐久性
を持つように、消去動作の後でフラッシュＥＥＰＲＯＭ
メモリセルのアレイ中の過消去されたメモリセルに訂正
動作を行なうための過消去されたビットの訂正構造を有
する半導体集積回路メモリ装置に関する。
【０００２】
【先行技術の説明】当該技術分野で一般に知られている
ように、近年、電気的に消去可能なＥＰＲＯＭ／ＥＥＰ
ＲＯＭの新しい範疇として、ＥＰＲＯＭの密度の利点を
ＥＥＰＲＯＭの電気的消去可能な特性と組合わせ、「フ
ラッシュ」ＥＰＲＯＭまたはＥＥＰＲＯＭと呼ばれるこ
ともある重要な不揮発性メモリが台頭してきている。こ
のフラッシュメモリでは、複数個の１トランジスタフラ
ッシュＥＥＰＲＯＭセルが半導体基板上に形成され、半
導体基板中では各セルはＰ導電型基板と、半導体と一体
に形成されたＮ導電型ソース領域と、これもまた基板内
に一体に形成されるＮ導電型ドレイン領域とを含む。フ
ローティングゲートは薄い誘電体層によって基板から分
離される。第２の誘電体層は制御ゲートをフローティン
グゲートから分離する。基板中のＰ型チャネル領域はソ
ース領域とドレイン領域とを分離する。
ように、近年、電気的に消去可能なＥＰＲＯＭ／ＥＥＰ
ＲＯＭの新しい範疇として、ＥＰＲＯＭの密度の利点を
ＥＥＰＲＯＭの電気的消去可能な特性と組合わせ、「フ
ラッシュ」ＥＰＲＯＭまたはＥＥＰＲＯＭと呼ばれるこ
ともある重要な不揮発性メモリが台頭してきている。こ
のフラッシュメモリでは、複数個の１トランジスタフラ
ッシュＥＥＰＲＯＭセルが半導体基板上に形成され、半
導体基板中では各セルはＰ導電型基板と、半導体と一体
に形成されたＮ導電型ソース領域と、これもまた基板内
に一体に形成されるＮ導電型ドレイン領域とを含む。フ
ローティングゲートは薄い誘電体層によって基板から分
離される。第２の誘電体層は制御ゲートをフローティン
グゲートから分離する。基板中のＰ型チャネル領域はソ
ース領域とドレイン領域とを分離する。
【０００３】従来の動作では、フラッシュＥＥＰＲＯＭ
セルをプログラムするためには、ドレイン領域と制御ゲ
ートとの電位はソース領域に加えられた電位よりも高い
所定の電位に引上げられる。たとえば、ドレイン領域に
は約＋５．５ボルトの電圧Ｖ D が加えられ、このとき制
御ゲートには約２−３マイクロ秒の間約＋１２ボルトの
電圧ＶG が加えられる。これらの電圧は薄い誘電体層を
横切りかつフローティングゲートの上へと加速される
「ホットエレクトロン」を生成する。このホットエレク
トロン注入によりフローティングゲートのしきい値が約
２−４ボルト上昇する。
セルをプログラムするためには、ドレイン領域と制御ゲ
ートとの電位はソース領域に加えられた電位よりも高い
所定の電位に引上げられる。たとえば、ドレイン領域に
は約＋５．５ボルトの電圧Ｖ D が加えられ、このとき制
御ゲートには約２−３マイクロ秒の間約＋１２ボルトの
電圧ＶG が加えられる。これらの電圧は薄い誘電体層を
横切りかつフローティングゲートの上へと加速される
「ホットエレクトロン」を生成する。このホットエレク
トロン注入によりフローティングゲートのしきい値が約
２−４ボルト上昇する。
【０００４】従来の動作でフラッシュＥＥＰＲＯＭセル
を消去するためには、相対的に高い正電位（つまり＋１
２ボルト）が数十分の１秒の間ソース領域に加えられ
る。制御ゲートは接地されており、かつドレイン領域は
フローティング可能である。フローティングゲートとソ
ース領域との間で強力な電界が発生し、ファウラ・ノー
ハイムトンネル現象によって負の電荷がフローティング
ゲートからソース領域へと引き出される。かかるセルの
アレイ中のプログラムされていないフラッシュＥＥＰＲ
ＯＭセルがこれらの条件下で繰り返し消去されると、フ
ローティングゲートは最後にはより大きな正電位を獲得
する。この結果、たとえ制御ゲートが接地されている状
態でも、セルが常にオンにされ列の漏れ電流を引起こ
し、これによりこのセルを含むアレイの列中の他のセル
の正しい読出を妨げるとともに同じ列上の他のセルのプ
ログラムをより一層困難なものにする。この状態は「ビ
ットの過消去」と呼ばれ、これはメモリセルのデータプ
ログラミング特性が劣化し耐久性が悪くなるために問題
である。
を消去するためには、相対的に高い正電位（つまり＋１
２ボルト）が数十分の１秒の間ソース領域に加えられ
る。制御ゲートは接地されており、かつドレイン領域は
フローティング可能である。フローティングゲートとソ
ース領域との間で強力な電界が発生し、ファウラ・ノー
ハイムトンネル現象によって負の電荷がフローティング
ゲートからソース領域へと引き出される。かかるセルの
アレイ中のプログラムされていないフラッシュＥＥＰＲ
ＯＭセルがこれらの条件下で繰り返し消去されると、フ
ローティングゲートは最後にはより大きな正電位を獲得
する。この結果、たとえ制御ゲートが接地されている状
態でも、セルが常にオンにされ列の漏れ電流を引起こ
し、これによりこのセルを含むアレイの列中の他のセル
の正しい読出を妨げるとともに同じ列上の他のセルのプ
ログラムをより一層困難なものにする。この状態は「ビ
ットの過消去」と呼ばれ、これはメモリセルのデータプ
ログラミング特性が劣化し耐久性が悪くなるために問題
である。
【０００５】１トランジスタフラッシュＥＥＰＲＯＭセ
ルが読出動作モード中にデプレション状トランジスタと
なることを防止するためには、過消去が回避されなけれ
ばならない。この読出動作モードの間、過消去されたメ
モリセルはもしこれらのメモリセルがアレイとして構成
されていればメモリアレイの全列を不能化する。ここで
使用される「耐久性」という用語はメモリセルが再プロ
グラムされかつ消去され得る回数を示す。したがって、
ビット過消去された状況はメモリセルの耐久性を大幅に
低減する。
ルが読出動作モード中にデプレション状トランジスタと
なることを防止するためには、過消去が回避されなけれ
ばならない。この読出動作モードの間、過消去されたメ
モリセルはもしこれらのメモリセルがアレイとして構成
されていればメモリアレイの全列を不能化する。ここで
使用される「耐久性」という用語はメモリセルが再プロ
グラムされかつ消去され得る回数を示す。したがって、
ビット過消去された状況はメモリセルの耐久性を大幅に
低減する。
【０００６】ＥＥＰＲＯＭセルが正しくプログラムされ
ているかどうかを決定するためには、読出電流の大きさ
が測定される。典型的には、読出動作モードではソース
領域は接地電位（０ボルト）に保持され、かつ制御ゲー
トは約＋５ボルトの電位に保持される。ドレイン領域は
１ボルトから２ボルトの間の電位に保持される。これら
の条件下で、プログラムされていないセル（論理「１」
を記憶する）は約５０ｕＡから１００ｕＡの電流レベル
で動作する。プログラムされたセル（論理「０」を記憶
する）はかなり低い電流の流れを有する。
ているかどうかを決定するためには、読出電流の大きさ
が測定される。典型的には、読出動作モードではソース
領域は接地電位（０ボルト）に保持され、かつ制御ゲー
トは約＋５ボルトの電位に保持される。ドレイン領域は
１ボルトから２ボルトの間の電位に保持される。これら
の条件下で、プログラムされていないセル（論理「１」
を記憶する）は約５０ｕＡから１００ｕＡの電流レベル
で動作する。プログラムされたセル（論理「０」を記憶
する）はかなり低い電流の流れを有する。
【０００７】同時係属中かつ同一譲受人に譲渡された１
９９３年５月６日出願の「高い耐久性を有するフラッシ
ュＥＥＰＲＯＭアレイ（Flash EEPROM Array With High
Endurance）」と題されたエム・エイ・バン・バスカー
ク（M. A. Van Buskirk ）らへの米国特許出願連続番号
第08/057,583号には、耐久性を向上させるようにフラッ
シュＥＥＰＲＯＭメモリセルのアレイ中の過消去された
ビットを訂正するための装置が説明されかつ示されてい
る。この過消去されたビットの訂正は、過消去されたビ
ットを含む同一の列中の選択されたメモリセルのプログ
ラミング動作の間に行なわれた。この訂正装置には過消
去されたビットを示すアレイ列の漏れを検出するための
検知回路が含まれた。過消去されたビットが存在するこ
とがわかれば、パルスジェネレータが活性化されてプロ
グラミングパルスをプログラムされている選択されたメ
モリセルの制御ゲートに与える。過消去されたビットを
含む同一列中の選択されないメモリセルの制御ゲートに
は０ボルトが加えられ、かつ共通ソース領域は接地電位
に結合されるため、これらのプログラミングパルスはま
た過消去されたビットの負のしきい値（−Ｖt ）をより
正のしきい値にプログラムし戻すように働く。
９９３年５月６日出願の「高い耐久性を有するフラッシ
ュＥＥＰＲＯＭアレイ（Flash EEPROM Array With High
Endurance）」と題されたエム・エイ・バン・バスカー
ク（M. A. Van Buskirk ）らへの米国特許出願連続番号
第08/057,583号には、耐久性を向上させるようにフラッ
シュＥＥＰＲＯＭメモリセルのアレイ中の過消去された
ビットを訂正するための装置が説明されかつ示されてい
る。この過消去されたビットの訂正は、過消去されたビ
ットを含む同一の列中の選択されたメモリセルのプログ
ラミング動作の間に行なわれた。この訂正装置には過消
去されたビットを示すアレイ列の漏れを検出するための
検知回路が含まれた。過消去されたビットが存在するこ
とがわかれば、パルスジェネレータが活性化されてプロ
グラミングパルスをプログラムされている選択されたメ
モリセルの制御ゲートに与える。過消去されたビットを
含む同一列中の選択されないメモリセルの制御ゲートに
は０ボルトが加えられ、かつ共通ソース領域は接地電位
に結合されるため、これらのプログラミングパルスはま
た過消去されたビットの負のしきい値（−Ｖt ）をより
正のしきい値にプログラムし戻すように働く。
【０００８】しかしながら、この訂正動作には多数の欠
点がある。まず、この先行技術の訂正動作により制御ゲ
ートに高電圧（つまり＋１０から＋１２ボルト）が加え
られ、かつプログラムされているセルのドレインには中
くらいの電圧（つまり＋５．５から＋６ボルト）が加え
られる。これはドレインストレスおよびゲートストレス
を作り出すとともに所望されない高い電力消費を招く。
第２の欠点は、この訂正動作の間に、プログラムされて
いるセルの制御ゲートにも追加のプログラミングパルス
が与えられることから生じる。このためプログラムされ
ているセルをオーバープログラミングするという望まし
くない効果がもたらされ、これにより耐久性の問題が生
じる。第３の欠点はバイトごとに行なわれる訂正動作に
よって引起こされる。つまり、全バイト中のビットのす
べてが、必要かどうかに関係なくプログラミングパルス
を識別せずに受取る。この長期間のプログラミングによ
りプログラムされているセルの導電性を劣化させる傾向
がある。
点がある。まず、この先行技術の訂正動作により制御ゲ
ートに高電圧（つまり＋１０から＋１２ボルト）が加え
られ、かつプログラムされているセルのドレインには中
くらいの電圧（つまり＋５．５から＋６ボルト）が加え
られる。これはドレインストレスおよびゲートストレス
を作り出すとともに所望されない高い電力消費を招く。
第２の欠点は、この訂正動作の間に、プログラムされて
いるセルの制御ゲートにも追加のプログラミングパルス
が与えられることから生じる。このためプログラムされ
ているセルをオーバープログラミングするという望まし
くない効果がもたらされ、これにより耐久性の問題が生
じる。第３の欠点はバイトごとに行なわれる訂正動作に
よって引起こされる。つまり、全バイト中のビットのす
べてが、必要かどうかに関係なくプログラミングパルス
を識別せずに受取る。この長期間のプログラミングによ
りプログラムされているセルの導電性を劣化させる傾向
がある。
【０００９】したがって、プログラムされているバイト
中のプログラミングが必要なビットのみがプログラミン
グパルスを受取るようにフラッシュＥＥＰＲＯＭメモリ
セルのアレイ中の過消去されたビットをビットごとに訂
正し、それにより所望されないオーバープログラミング
効果を排除するための装置を提供する必要性が生じてい
る。本発明は、その全体がここに引用により援用される
上述の米国特許出願連続番号第08/057,583号に対して大
幅な改良を示す。
中のプログラミングが必要なビットのみがプログラミン
グパルスを受取るようにフラッシュＥＥＰＲＯＭメモリ
セルのアレイ中の過消去されたビットをビットごとに訂
正し、それにより所望されないオーバープログラミング
効果を排除するための装置を提供する必要性が生じてい
る。本発明は、その全体がここに引用により援用される
上述の米国特許出願連続番号第08/057,583号に対して大
幅な改良を示す。
【００１０】
【発明の概要】したがって、本発明の一般的な目的は、
メモリ装置中の過消去されたメモリセルに対して効率的
かつ効果的に訂正動作を行なうための改良された過消去
されたビット訂正構造を有する半導体集積回路メモリ装
置を提供することである。
メモリ装置中の過消去されたメモリセルに対して効率的
かつ効果的に訂正動作を行なうための改良された過消去
されたビット訂正構造を有する半導体集積回路メモリ装
置を提供することである。
【００１１】本発明の１つの目的は、向上した高い耐久
性を有するように、消去動作の後にフラッシュＥＥＰＲ
ＯＭメモリセルのアレイ中の過消去されたメモリセルに
対して訂正動作を行なうための過消去されたビット訂正
構造を提供することである。
性を有するように、消去動作の後にフラッシュＥＥＰＲ
ＯＭメモリセルのアレイ中の過消去されたメモリセルに
対して訂正動作を行なうための過消去されたビット訂正
構造を提供することである。
【００１２】本発明の他の目的は、ビット線の列のある
ものだけに接続された過消去されたメモリセルをプログ
ラムし戻すように、複数個の発生したプログラミングパ
ルスをカウントするためのパルスカウンタ回路と、プロ
グラミングパルスを受取るためにビット線のあるものだ
けを選択的に接続するためのデータ入力バッファ回路と
を含む過消去されたビット訂正構造を提供することであ
る。
ものだけに接続された過消去されたメモリセルをプログ
ラムし戻すように、複数個の発生したプログラミングパ
ルスをカウントするためのパルスカウンタ回路と、プロ
グラミングパルスを受取るためにビット線のあるものだ
けを選択的に接続するためのデータ入力バッファ回路と
を含む過消去されたビット訂正構造を提供することであ
る。
【００１３】本発明のさらに他の目的は、過消去された
メモリセルを示す論理信号を発生するための検知回路
と、メモリセル中に記憶されたデータを表わす論理信号
をメモリセル中にプログラムされているデータを表わす
データ信号と比較してビット一致信号を発生するための
データ入力バッファ回路とを含む過消去されたビット訂
正構造を提供することである。
メモリセルを示す論理信号を発生するための検知回路
と、メモリセル中に記憶されたデータを表わす論理信号
をメモリセル中にプログラムされているデータを表わす
データ信号と比較してビット一致信号を発生するための
データ入力バッファ回路とを含む過消去されたビット訂
正構造を提供することである。
【００１４】これらの目標および目的に従って、本発明
は、メモリ装置中の過消去されたメモリセルに対して訂
正動作を行なうための改良された過消去されたビットの
訂正構造を有する半導体集積回路メモリ装置を提供する
ことに関する。この訂正構造はワード線の行とワード線
の行に交差するビット線の列とに配列された複数個のメ
モリセルを有するセルマトリックスを含む。各メモリセ
ルはフローティングゲートアレイトランジスタを含む。
ロウデコーダはロウアドレス信号に応答し、かつセルマ
トリックスに作動的に接続されてワード線の行のうちの
１つを選択する。コラムデコーダはコラムアドレス信号
に応答し、かつセルマトリックスに作動的に接続されて
ビット線の列のうちの１つを選択する。基準周辺ビット
線回路はビット線の列のための基準電流を発生するため
に用いられる。
は、メモリ装置中の過消去されたメモリセルに対して訂
正動作を行なうための改良された過消去されたビットの
訂正構造を有する半導体集積回路メモリ装置を提供する
ことに関する。この訂正構造はワード線の行とワード線
の行に交差するビット線の列とに配列された複数個のメ
モリセルを有するセルマトリックスを含む。各メモリセ
ルはフローティングゲートアレイトランジスタを含む。
ロウデコーダはロウアドレス信号に応答し、かつセルマ
トリックスに作動的に接続されてワード線の行のうちの
１つを選択する。コラムデコーダはコラムアドレス信号
に応答し、かつセルマトリックスに作動的に接続されて
ビット線の列のうちの１つを選択する。基準周辺ビット
線回路はビット線の列のための基準電流を発生するため
に用いられる。
【００１５】改良された訂正構造はさらに、ＡＰＤＥ動
作モードの間にビット線の列のうちの選択された１つに
おけるアレイ漏れ電流をビット線の列のうちの選択され
た１つに関連する基準電位と比較し、かつビット線漏れ
電流が過消去されたメモリセルを示す基準電流よりも大
きい場合にハイ論理レベルになり、かつビット線漏れ電
流が正しくプログラムされたメモリセルを示す基準電流
よりも低い場合はロー論理レベルになる、メモリセル中
に記憶されたデータを示す論理信号を発生するための検
知回路を含む。データ入力バッファ回路は、論理信号と
データ信号とが同一の場合にハイの論理レベルとなるビ
ット一致信号を発生するように、論理信号をメモリセル
中のプログラムされたデータを表わすデータ信号と比較
する。パルスカウンタはデータ入力バッファ回路に結合
されてそこに与えられる複数個のプログラミングパルス
をカウントする。データ入力バッファ回路は、ビット線
の列のうちのあるものにだけ接続された過消去されたメ
モリセルをプログラムし戻すように、ビット線の列のう
ちのあるものだけをビット一致信号がハイの論理レベル
であるパルスカウンタへ選択的に接続する。
作モードの間にビット線の列のうちの選択された１つに
おけるアレイ漏れ電流をビット線の列のうちの選択され
た１つに関連する基準電位と比較し、かつビット線漏れ
電流が過消去されたメモリセルを示す基準電流よりも大
きい場合にハイ論理レベルになり、かつビット線漏れ電
流が正しくプログラムされたメモリセルを示す基準電流
よりも低い場合はロー論理レベルになる、メモリセル中
に記憶されたデータを示す論理信号を発生するための検
知回路を含む。データ入力バッファ回路は、論理信号と
データ信号とが同一の場合にハイの論理レベルとなるビ
ット一致信号を発生するように、論理信号をメモリセル
中のプログラムされたデータを表わすデータ信号と比較
する。パルスカウンタはデータ入力バッファ回路に結合
されてそこに与えられる複数個のプログラミングパルス
をカウントする。データ入力バッファ回路は、ビット線
の列のうちのあるものにだけ接続された過消去されたメ
モリセルをプログラムし戻すように、ビット線の列のう
ちのあるものだけをビット一致信号がハイの論理レベル
であるパルスカウンタへ選択的に接続する。
【００１６】本発明のこれらのおよび他の目的および利
点は添付の図面とともに考慮した場合に以下の詳細な説
明からより完全に明白となるであろう。添付図面中同一
の参照番号は対応部分を示す。
点は添付の図面とともに考慮した場合に以下の詳細な説
明からより完全に明白となるであろう。添付図面中同一
の参照番号は対応部分を示す。
【００１７】
【実施例】シリコン基板上に形成されたフラッシュＥＥ
ＰＲＯＭメモリセルのアレイ中の過消去されたメモリセ
ルに対して訂正動作を行なうための改良された過消去さ
れたビットの訂正構造が説明される。以下の説明では、
本発明の完全な理解を与えるために具体的な回路構成、
構成要素などの多数の具体的な詳細が説明される。しか
しながら、これらの具体的な詳細でなくても本発明は実
行され得るということが当業者には明白となるであろ
う。他の例では、本発明の動作原理を理解する上で特に
関連のない周知の工程、回路および制御線は明確さのた
めに故意に省略している。
ＰＲＯＭメモリセルのアレイ中の過消去されたメモリセ
ルに対して訂正動作を行なうための改良された過消去さ
れたビットの訂正構造が説明される。以下の説明では、
本発明の完全な理解を与えるために具体的な回路構成、
構成要素などの多数の具体的な詳細が説明される。しか
しながら、これらの具体的な詳細でなくても本発明は実
行され得るということが当業者には明白となるであろ
う。他の例では、本発明の動作原理を理解する上で特に
関連のない周知の工程、回路および制御線は明確さのた
めに故意に省略している。
【００１８】改良された高い耐久性を有するＥＥＰＲＯ
Ｍ型のフラッシュメモリ装置を製造するために、本発明
は、消去動作の後にフラッシュＥＥＰＲＯＭメモリセル
のアレイ中で過消去されたビットを訂正するための、新
しい過消去されたビットの訂正構造を提供する。米国特
許出願連続番号第08/057,583号で使用された訂正技術と
は異なり、消去動作の後かつプログラミング動作モード
の前に、「消去後自動プログラムディスターバンス」
（ＡＰＤＥ）動作モードが実行される。ＡＰＤＥモード
では、プログラムされるべきアレイのバイト中にダミー
データがロードされる。その後、プログラムベリファイ
モードが実行され、過消去されたビットの存在を検出し
かつアレイからのバイトのどのビットをプログラムする
必要があるのかを決定するようにアレイの列漏れ電流が
基準電流と比較される。これはバイト中の各ビットごと
に行なわれる。この動作はアレイに記憶されたデータと
プログラムされるべきデータとを比較することによって
達成される。
Ｍ型のフラッシュメモリ装置を製造するために、本発明
は、消去動作の後にフラッシュＥＥＰＲＯＭメモリセル
のアレイ中で過消去されたビットを訂正するための、新
しい過消去されたビットの訂正構造を提供する。米国特
許出願連続番号第08/057,583号で使用された訂正技術と
は異なり、消去動作の後かつプログラミング動作モード
の前に、「消去後自動プログラムディスターバンス」
（ＡＰＤＥ）動作モードが実行される。ＡＰＤＥモード
では、プログラムされるべきアレイのバイト中にダミー
データがロードされる。その後、プログラムベリファイ
モードが実行され、過消去されたビットの存在を検出し
かつアレイからのバイトのどのビットをプログラムする
必要があるのかを決定するようにアレイの列漏れ電流が
基準電流と比較される。これはバイト中の各ビットごと
に行なわれる。この動作はアレイに記憶されたデータと
プログラムされるべきデータとを比較することによって
達成される。
【００１９】もしビット線の列のうちのあるものの中に
過消去されたビットが存在すると判断されれば、ＡＰＤ
Ｅ動作モードの間にパルスカウンタが活性化されて、発
生したプログラミングパルスをカウントする。しかしな
がら、プログラムする必要のあるビット線の列のうちの
あるものにだけ接続された過消去されたメモリセルのド
レインはプログラミングパルスを受取るように接続され
る。プログラムする必要のないビット線の列に接続され
たメモリセルのドレインはプログラミングパルスから切
離されている。この態様により、これまで問題となって
いたプログラムされるべきメモリセルのオーバープログ
ラミングの問題が排除される。このＡＰＤＥモードの
間、ビット線の列のうちのあるものにだけ接続された過
消去されたメモリセルはより正の電圧にプログラムし戻
された負のしきい値電圧を有する。
過消去されたビットが存在すると判断されれば、ＡＰＤ
Ｅ動作モードの間にパルスカウンタが活性化されて、発
生したプログラミングパルスをカウントする。しかしな
がら、プログラムする必要のあるビット線の列のうちの
あるものにだけ接続された過消去されたメモリセルのド
レインはプログラミングパルスを受取るように接続され
る。プログラムする必要のないビット線の列に接続され
たメモリセルのドレインはプログラミングパルスから切
離されている。この態様により、これまで問題となって
いたプログラムされるべきメモリセルのオーバープログ
ラミングの問題が排除される。このＡＰＤＥモードの
間、ビット線の列のうちのあるものにだけ接続された過
消去されたメモリセルはより正の電圧にプログラムし戻
された負のしきい値電圧を有する。
【００２０】次に図面を詳細に参照して、図１には半導
体集積回路メモリ装置１０のブロック図が示され、この
装置１０は、高い耐久性を持たせるように、消去の後に
メモリ装置１０のフラッシュ電気的消去可能読出専用メ
モリ（ＥＥＰＲＯＭ）セルのアレイ中の過消去されたメ
モリセルに対して訂正動作を行なうための本発明の改良
された過消去されたビットの訂正構造を含む。この改良
された訂正構造およびメモリ装置１０の残りの部分は両
方ともすべて公知のＣＭＯＳ集積回路技術によって１つ
の半導体基板上に形成される。
体集積回路メモリ装置１０のブロック図が示され、この
装置１０は、高い耐久性を持たせるように、消去の後に
メモリ装置１０のフラッシュ電気的消去可能読出専用メ
モリ（ＥＥＰＲＯＭ）セルのアレイ中の過消去されたメ
モリセルに対して訂正動作を行なうための本発明の改良
された過消去されたビットの訂正構造を含む。この改良
された訂正構造およびメモリ装置１０の残りの部分は両
方ともすべて公知のＣＭＯＳ集積回路技術によって１つ
の半導体基板上に形成される。
【００２１】ＥＥＰＲＯＭ半導体メモリ装置１０は半導
体チップ上に配列された複数個のメモリセルＭＣ１１な
いしＭＣｎｍから構成されるセルマトリックス１２を含
む。セルマトリックスは、ロウアドレス信号に応答して
ワード線ＷＬ1 ないしＷＬnのうちの１つを選択するた
めのロウアドレスデコーダ１４によってアクセスされ
る。同時に、コラムアドレス信号に応答するコラムアド
レスデコーダ１６の出力は、Ｙパスゲート回路１８を駆
動してビット線ＢＬ1 ないしＢＬn のうちの１つを選択
するために用いられる。選択されたメモリセルに記憶さ
れるデータはＹパスゲート回路１８およびデータラッチ
２２を介して検知回路２０によって読出される。検知回
路２０の出力は出力バッファ２４を駆動して出力データ
ＤＯを与えるために用いられる。プログラミング（書
込）モードでは、入力データ（つまりプログラムされる
べきデータ）はＩ／Ｏパッドからデータ入力バッファ２
６へ供給され、その後コラムアドレスデコーダ１６およ
びＹパスゲート回路１８を介して選択されたビット線へ
送られる。
体チップ上に配列された複数個のメモリセルＭＣ１１な
いしＭＣｎｍから構成されるセルマトリックス１２を含
む。セルマトリックスは、ロウアドレス信号に応答して
ワード線ＷＬ1 ないしＷＬnのうちの１つを選択するた
めのロウアドレスデコーダ１４によってアクセスされ
る。同時に、コラムアドレス信号に応答するコラムアド
レスデコーダ１６の出力は、Ｙパスゲート回路１８を駆
動してビット線ＢＬ1 ないしＢＬn のうちの１つを選択
するために用いられる。選択されたメモリセルに記憶さ
れるデータはＹパスゲート回路１８およびデータラッチ
２２を介して検知回路２０によって読出される。検知回
路２０の出力は出力バッファ２４を駆動して出力データ
ＤＯを与えるために用いられる。プログラミング（書
込）モードでは、入力データ（つまりプログラムされる
べきデータ）はＩ／Ｏパッドからデータ入力バッファ２
６へ供給され、その後コラムアドレスデコーダ１６およ
びＹパスゲート回路１８を介して選択されたビット線へ
送られる。
【００２２】プログラミング動作、読出動作および消去
動作のすべての制御はステートマシン２８によって達成
される。パルスカウンタ３０はステートマシン２８によ
って制御され、このステートマシン２８はドレイン電圧
源３２およびデータ入力バッファ２６を介して６０００
までのプログラミングパルスをビット線の列のうちのあ
るものだけに与える。ドレイン電圧源３２はＡＰＤＥ動
作モードの間にデータ入力バッファ２６に適切な電圧
（つまり＋６ボルト）を供給するために用いられる。検
知回路２０もまたステートマシン２８によって制御さ
れ、かつビット線のうちの特定の列に接続された過消去
されたビットを示すアレイ列漏れ電流を検出するための
手段を含む。
動作のすべての制御はステートマシン２８によって達成
される。パルスカウンタ３０はステートマシン２８によ
って制御され、このステートマシン２８はドレイン電圧
源３２およびデータ入力バッファ２６を介して６０００
までのプログラミングパルスをビット線の列のうちのあ
るものだけに与える。ドレイン電圧源３２はＡＰＤＥ動
作モードの間にデータ入力バッファ２６に適切な電圧
（つまり＋６ボルト）を供給するために用いられる。検
知回路２０もまたステートマシン２８によって制御さ
れ、かつビット線のうちの特定の列に接続された過消去
されたビットを示すアレイ列漏れ電流を検出するための
手段を含む。
【００２３】改良された訂正構造は本質的には、検知回
路２０と、データ入力バッファ２６と、一致回路３３
と、パルスカウンタ３０と、ドレイン電圧源３２とから
構成され、これらすべてはステートマシン２８によって
制御される。図２には図１の訂正構造を単純化した図が
示される。図からわかるように、検知回路２０は、コン
パレータ３４と、抵抗値Ｒを有する基準抵抗網３６と、
値ｎＲを有する検知率抵抗網３８とから構成される。コ
ンパレータは実際にはセンスアンプである。基準抵抗網
３６の入力はライン４０を介して基準周辺ビット線ＲＥ
ＦＰＢＬに接続され、かつその出力はコンパレータ３４
の反転入力ＳＡＲＥＦに接続される。基準周辺ビット線
回路４２（図１）によって基準電流が発生し、基準抵抗
網３６によって降倍される。検知率抵抗網３８の入力は
データ入力バッファ２６の出力端子ＤＡＴＡＢＮに接続
され、かつその出力はコンパレータ３４の非反転入力Ｓ
ＡＩＮに接続される。検知率はｎで規定され、ここでｎ
は１以上、つまり１：１から６：１までの範囲である。
路２０と、データ入力バッファ２６と、一致回路３３
と、パルスカウンタ３０と、ドレイン電圧源３２とから
構成され、これらすべてはステートマシン２８によって
制御される。図２には図１の訂正構造を単純化した図が
示される。図からわかるように、検知回路２０は、コン
パレータ３４と、抵抗値Ｒを有する基準抵抗網３６と、
値ｎＲを有する検知率抵抗網３８とから構成される。コ
ンパレータは実際にはセンスアンプである。基準抵抗網
３６の入力はライン４０を介して基準周辺ビット線ＲＥ
ＦＰＢＬに接続され、かつその出力はコンパレータ３４
の反転入力ＳＡＲＥＦに接続される。基準周辺ビット線
回路４２（図１）によって基準電流が発生し、基準抵抗
網３６によって降倍される。検知率抵抗網３８の入力は
データ入力バッファ２６の出力端子ＤＡＴＡＢＮに接続
され、かつその出力はコンパレータ３４の非反転入力Ｓ
ＡＩＮに接続される。検知率はｎで規定され、ここでｎ
は１以上、つまり１：１から６：１までの範囲である。
【００２４】コンパレータ３４のライン４４上の出力電
圧ＶＯＵＴはデータ入力バッファ２６の入力端子ＤＳＩ
Ｎへ与えられる。データ入力バッファはまたドレイン電
圧ＶＰＲＯＧをドレイン電圧源３３から受け、かつデー
タ入力信号ＤＡＴＡ ＩＮｎを端子ＤＬＲＳＴに受け
る。入力データバッファはデコーダ回路１６の端子ＤＡ
ＴＡ ＯＵＴに接続される端子ＤＡＴＡＢＮ上で第１の
出力信号を発生し、かつライン４６を介して一致回路３
３へ接続される端子ＭＡＴＣＨＰ上で第２の出力信号を
発生する。ステートマシン２８の制御下にあるデコーダ
回路１６は、列の漏れ電流が測定されるべきビット線の
特定の列をアドレス指定されたようにその出力端子ＤＡ
ＴＡ ＯＵＴに接続し、この端子はその後検知率抵抗網
３８の入力に与えられる。
圧ＶＯＵＴはデータ入力バッファ２６の入力端子ＤＳＩ
Ｎへ与えられる。データ入力バッファはまたドレイン電
圧ＶＰＲＯＧをドレイン電圧源３３から受け、かつデー
タ入力信号ＤＡＴＡ ＩＮｎを端子ＤＬＲＳＴに受け
る。入力データバッファはデコーダ回路１６の端子ＤＡ
ＴＡ ＯＵＴに接続される端子ＤＡＴＡＢＮ上で第１の
出力信号を発生し、かつライン４６を介して一致回路３
３へ接続される端子ＭＡＴＣＨＰ上で第２の出力信号を
発生する。ステートマシン２８の制御下にあるデコーダ
回路１６は、列の漏れ電流が測定されるべきビット線の
特定の列をアドレス指定されたようにその出力端子ＤＡ
ＴＡ ＯＵＴに接続し、この端子はその後検知率抵抗網
３８の入力に与えられる。
【００２５】点線で囲まれた回路構成要素のすべては各
出力線ごとに反復されるということを理解されたい。典
型的には、メモリセルのアレイは８本の出力線を有す
る。特に、フラッシュＥＥＰＲＯＭアレイ内ではアレイ
は複数個のセクタに分割され、各セクタは所定の数の行
を規定する。さらに、各セクタは複数個のセグメントに
分割され、各セグメントは所定の数の列を規定する。こ
うして、８本の出力線の各々は一般には複数個のセクタ
の各々中の複数個（８）のセグメントの１つに接続され
る。
出力線ごとに反復されるということを理解されたい。典
型的には、メモリセルのアレイは８本の出力線を有す
る。特に、フラッシュＥＥＰＲＯＭアレイ内ではアレイ
は複数個のセクタに分割され、各セクタは所定の数の行
を規定する。さらに、各セクタは複数個のセグメントに
分割され、各セグメントは所定の数の列を規定する。こ
うして、８本の出力線の各々は一般には複数個のセクタ
の各々中の複数個（８）のセグメントの１つに接続され
る。
【００２６】先行する消去動作の後、セルマトリックス
１２中のメモリセルＭＣ１１およびＭＣ１２（１バイト
中の２ビット）にデータがプログラムされると仮定す
る。さらに、ビット線ＢＬ1 中のメモリセルＭＣ２１は
先の消去動作によって過消去されており、かつビット線
ＢＬ2 には過消去されたメモリセルが存在しないと仮定
する。消去の後かつプログラミング動作モードの前に、
記憶された埋込アルゴリズムを有するステートマシンの
制御下で過消去されたメモリセルを訂正するように「消
去後自動プログラムディスターバンス」（ＡＰＤＥ）動
作モードが実行される。
１２中のメモリセルＭＣ１１およびＭＣ１２（１バイト
中の２ビット）にデータがプログラムされると仮定す
る。さらに、ビット線ＢＬ1 中のメモリセルＭＣ２１は
先の消去動作によって過消去されており、かつビット線
ＢＬ2 には過消去されたメモリセルが存在しないと仮定
する。消去の後かつプログラミング動作モードの前に、
記憶された埋込アルゴリズムを有するステートマシンの
制御下で過消去されたメモリセルを訂正するように「消
去後自動プログラムディスターバンス」（ＡＰＤＥ）動
作モードが実行される。
【００２７】特に、ステートマシン２８はメモリセルＭ
Ｃ１１およびＭＣ１２のワード線ＷＬ1 または制御ゲー
トをＸデコーダ１４を介して接地（０ボルト）させる。
その後、ステートマシンはダミープログラムデータ（つ
まりＤＡＴＡ ＩＮｎ＝０）をメモリセルＭＣ１１およ
びＭＣ１２中へロードさせる。しかしながら、メモリセ
ルＭＣ１１は過消去状態のために負のしきい値電圧（つ
まり−３ボルト）であるため、ビット線ＢＬ1 中には列
漏れ電流が存在する。次に、ステートマシンはプログラ
ムベリファイ動作モードを実行させ、検知回路２０がビ
ット線ＢＬ1 の列漏れ電流を基準周辺ライン回路４２の
基準周辺ラインＲＥＦＰＰＬ中の基準電流と効果的に比
較する。
Ｃ１１およびＭＣ１２のワード線ＷＬ1 または制御ゲー
トをＸデコーダ１４を介して接地（０ボルト）させる。
その後、ステートマシンはダミープログラムデータ（つ
まりＤＡＴＡ ＩＮｎ＝０）をメモリセルＭＣ１１およ
びＭＣ１２中へロードさせる。しかしながら、メモリセ
ルＭＣ１１は過消去状態のために負のしきい値電圧（つ
まり−３ボルト）であるため、ビット線ＢＬ1 中には列
漏れ電流が存在する。次に、ステートマシンはプログラ
ムベリファイ動作モードを実行させ、検知回路２０がビ
ット線ＢＬ1 の列漏れ電流を基準周辺ライン回路４２の
基準周辺ラインＲＥＦＰＰＬ中の基準電流と効果的に比
較する。
【００２８】この結果、このプログラムベリファイ動作
の間に、ビット線ＢＬ1 中の列漏れ電流は検知率によっ
て分割された基準電流よりも大きくなって過消去された
ビットの存在を示し、かつコンパレータのライン４４上
の出力はハイまたは「１」論理レベルとなる。このこと
はメモリセルＭＣ１１がまだプログラムベリファイされ
ていないことを示す。データ入力バッファはハイの論理
レベルに応答し、かつ入力端子ＶＰＲＯＧを出力端子ま
たはデータビット線ＤＡＴＡＢＮに接続させる。さら
に、端子ＭＡＴＣＨＰ１上のビット一致信号は、ダミー
プログラムデータ（ＤＡＴＡ ＩＮ＝０）がアレイ中に
記憶されたデータ（ＤＳＩＮ＝１）と等しくならないた
めにローの論理レベルとなる。
の間に、ビット線ＢＬ1 中の列漏れ電流は検知率によっ
て分割された基準電流よりも大きくなって過消去された
ビットの存在を示し、かつコンパレータのライン４４上
の出力はハイまたは「１」論理レベルとなる。このこと
はメモリセルＭＣ１１がまだプログラムベリファイされ
ていないことを示す。データ入力バッファはハイの論理
レベルに応答し、かつ入力端子ＶＰＲＯＧを出力端子ま
たはデータビット線ＤＡＴＡＢＮに接続させる。さら
に、端子ＭＡＴＣＨＰ１上のビット一致信号は、ダミー
プログラムデータ（ＤＡＴＡ ＩＮ＝０）がアレイ中に
記憶されたデータ（ＤＳＩＮ＝１）と等しくならないた
めにローの論理レベルとなる。
【００２９】次に、ステートマシンはビット線ＢＬ2 上
でプログラムベリファイ動作を繰り返させ、検知回路２
０はビット線ＢＬ2 中の列漏れ電流を基準周辺ビット線
ＲＥＦＰＢＬ中の検知率で分割された基準電流と比較す
る。ビット線ＢＬ2 に接続されたどのメモリセルにも列
漏れ電流は存在しないと仮定としているため、コンパレ
ータ４４の出力はローまたは「０」の論理レベルとな
り、メモリセルＭＣ１２が既にプログラムされているこ
とを示す。データ入力バッファはローの論理レベルに応
答し、かつ入力端子ＶＰＲＯＧをデータビット線ＤＡＴ
ＡＢＮから分離させる。端子ＭＡＴＣＨＰ２上のビット
一致信号は、プログラムされたデータ（ＤＡＴＡ ＩＮ
＝０）がアレイ中に記憶されたデータ（ＤＳＩＮ＝０）
と同じであるためハイの論理レベルとなる。
でプログラムベリファイ動作を繰り返させ、検知回路２
０はビット線ＢＬ2 中の列漏れ電流を基準周辺ビット線
ＲＥＦＰＢＬ中の検知率で分割された基準電流と比較す
る。ビット線ＢＬ2 に接続されたどのメモリセルにも列
漏れ電流は存在しないと仮定としているため、コンパレ
ータ４４の出力はローまたは「０」の論理レベルとな
り、メモリセルＭＣ１２が既にプログラムされているこ
とを示す。データ入力バッファはローの論理レベルに応
答し、かつ入力端子ＶＰＲＯＧをデータビット線ＤＡＴ
ＡＢＮから分離させる。端子ＭＡＴＣＨＰ２上のビット
一致信号は、プログラムされたデータ（ＤＡＴＡ ＩＮ
＝０）がアレイ中に記憶されたデータ（ＤＳＩＮ＝０）
と同じであるためハイの論理レベルとなる。
【００３０】このプログラムベリファイ動作はプログラ
ムされているバイト中の各ビットごとに繰り返される。
したがって、このプログラムベリファイ動作はビットご
とに実行されるということが理解される。一致回路３３
からのバイト一致信号ＭＡＴＣＨは、もしバイト中の各
ビットごとに完全な一致が存在する場合にのみ「ハイ」
となる。この場合は、ビット一致信号ＭＡＴＣＨＰ１は
ローの論理レベルであるため、バイト一致信号ＭＡＴＡ
ＣＨもまたローの論理レベルにされる。ステートマシン
はバイト一致信号のこのローの論理レベルに応答して、
パルスジェネレータ３０からの第１のプログラミングパ
ルスをドレイン電圧源３２の入力に与えさせる。ドレイ
ン電圧源の出力は＋６ボルトであり、これは各データ入
力バッファ２６の端子ＶＰＲＯＧに与えられる。しかし
ながら、アレイからのバイト中のプログラムし戻すこと
が必要なビットだけが、対応するデータビット線ＤＡＴ
ＡＢＮに接続された電圧源を持つ。
ムされているバイト中の各ビットごとに繰り返される。
したがって、このプログラムベリファイ動作はビットご
とに実行されるということが理解される。一致回路３３
からのバイト一致信号ＭＡＴＣＨは、もしバイト中の各
ビットごとに完全な一致が存在する場合にのみ「ハイ」
となる。この場合は、ビット一致信号ＭＡＴＣＨＰ１は
ローの論理レベルであるため、バイト一致信号ＭＡＴＡ
ＣＨもまたローの論理レベルにされる。ステートマシン
はバイト一致信号のこのローの論理レベルに応答して、
パルスジェネレータ３０からの第１のプログラミングパ
ルスをドレイン電圧源３２の入力に与えさせる。ドレイ
ン電圧源の出力は＋６ボルトであり、これは各データ入
力バッファ２６の端子ＶＰＲＯＧに与えられる。しかし
ながら、アレイからのバイト中のプログラムし戻すこと
が必要なビットだけが、対応するデータビット線ＤＡＴ
ＡＢＮに接続された電圧源を持つ。
【００３１】次に、他のプログラムベリファイ動作が前
回は一致しなかったビット線中で再び行なわれる。もし
一致がなお存在しなければ、ステートマシンは第２のプ
ログラミングパルスを対応するデータビット線ＤＡＴＡ
ＢＮに送る。その後、さらに他のプログラムベリファイ
動作が行なわれる。この工程はパルスカウンタ３０によ
って許容される６０００までのプログラミングパルスに
ついて繰り返し何度も行なわれる。
回は一致しなかったビット線中で再び行なわれる。もし
一致がなお存在しなければ、ステートマシンは第２のプ
ログラミングパルスを対応するデータビット線ＤＡＴＡ
ＢＮに送る。その後、さらに他のプログラムベリファイ
動作が行なわれる。この工程はパルスカウンタ３０によ
って許容される６０００までのプログラミングパルスに
ついて繰り返し何度も行なわれる。
【００３２】過消去されたビット（プログラムし戻すこ
とが必要な唯一のビット、つまりメモリセルＭＣ２１）
を含むビット線にプログラミングパルスが与えられるご
とに、そのしきい値電圧は正のしきい値電圧＋Ｖt に向
かってプログラムし戻される。したがって、プログラム
パルスを一度に１つ（６０００パルスまで）継続的に与
えることにより、過消去されたビット（ＭＣ２１）は対
応するビット線ＢＬ1に漏れ電流が存在しなくなるよう
に訂正される。典型的には、１つの過消去されたビット
をプログラムし戻すのに必要なプログラミングパルスの
数は２５０である。
とが必要な唯一のビット、つまりメモリセルＭＣ２１）
を含むビット線にプログラミングパルスが与えられるご
とに、そのしきい値電圧は正のしきい値電圧＋Ｖt に向
かってプログラムし戻される。したがって、プログラム
パルスを一度に１つ（６０００パルスまで）継続的に与
えることにより、過消去されたビット（ＭＣ２１）は対
応するビット線ＢＬ1に漏れ電流が存在しなくなるよう
に訂正される。典型的には、１つの過消去されたビット
をプログラムし戻すのに必要なプログラミングパルスの
数は２５０である。
【００３３】言換えれば、所定数のプログラミングパル
スの後、過消去されたセルを有する列中の列漏れ電流は
最終的には基準電流よりも小さくなり、かつ対応するコ
ンパレータの出力はローまたは「０」論理レベルとな
り、メモリセル（つまりＭＣ１１）がプログラムされた
ことを示す。関連するデータ入力バッファはこのローの
論理レベルに応答して端子ＶＰＲＯＧをデータビット線
ＤＡＴＡＢＮから分離する。もし列漏れ電流を有する他
のビット線が存在すれば、このプログラムバックは継続
するということを注目されたい。バイト中のすべての過
消去されたビットの各々が訂正されて初めてバイト一致
信号ＭＡＴＣＨがハイの論理レベルに変化する。このと
き、ステートマシン２８はハイの論理レベルに応答し、
プログラミングパルスをドレイン電圧源３２へ与えるこ
とを終了する。
スの後、過消去されたセルを有する列中の列漏れ電流は
最終的には基準電流よりも小さくなり、かつ対応するコ
ンパレータの出力はローまたは「０」論理レベルとな
り、メモリセル（つまりＭＣ１１）がプログラムされた
ことを示す。関連するデータ入力バッファはこのローの
論理レベルに応答して端子ＶＰＲＯＧをデータビット線
ＤＡＴＡＢＮから分離する。もし列漏れ電流を有する他
のビット線が存在すれば、このプログラムバックは継続
するということを注目されたい。バイト中のすべての過
消去されたビットの各々が訂正されて初めてバイト一致
信号ＭＡＴＣＨがハイの論理レベルに変化する。このと
き、ステートマシン２８はハイの論理レベルに応答し、
プログラミングパルスをドレイン電圧源３２へ与えるこ
とを終了する。
【００３４】したがって、このプログラムバックはバイ
トごとに行なわれるということが理解される。一旦特定
のバイトを完了すると、ステートマシンはプログラムし
戻されるべき次のバイトのための新しいアドレスにデコ
ーダをアクセスさせる。セクタ中のすべてのバイトがＡ
ＰＤＥモードを完了したときに初めてステートマシンは
プログラミングモードを実行させる。出願番号第08/05
7,583号とは異なり、本発明の過消去されたビットのプ
ログラムバックは消去の後かつプログラミングモードの
前に行なわれ、プログラミングの間には行なわれない。
このため、本発明のプログラミング動作モードは過消去
されたビットのすべてがＡＰＤＥモードの間に既に訂正
されているためにかなり速度が速い。
トごとに行なわれるということが理解される。一旦特定
のバイトを完了すると、ステートマシンはプログラムし
戻されるべき次のバイトのための新しいアドレスにデコ
ーダをアクセスさせる。セクタ中のすべてのバイトがＡ
ＰＤＥモードを完了したときに初めてステートマシンは
プログラミングモードを実行させる。出願番号第08/05
7,583号とは異なり、本発明の過消去されたビットのプ
ログラムバックは消去の後かつプログラミングモードの
前に行なわれ、プログラミングの間には行なわれない。
このため、本発明のプログラミング動作モードは過消去
されたビットのすべてがＡＰＤＥモードの間に既に訂正
されているためにかなり速度が速い。
【００３５】図１および図２の様々なブロック４２、３
８、３６、２６および３３は様々な形式をとり得るが、
適切な回路がそれぞれ図３ないし図７に示される。これ
らの概略の回路図は上述の説明に鑑みて当業者には自明
であると思われるが、各動作を簡単に説明することがふ
さわしいと考える。
８、３６、２６および３３は様々な形式をとり得るが、
適切な回路がそれぞれ図３ないし図７に示される。これ
らの概略の回路図は上述の説明に鑑みて当業者には自明
であると思われるが、各動作を簡単に説明することがふ
さわしいと考える。
【００３６】図３には図１の基準周辺ライン回路４２の
概略の回路図が示される。基準周辺ビット線回路は対応
する基準電流をそこへ供給するための基準抵抗網３６用
のミニアレイである。基準周辺回路は対応する８つの基
準抵抗網の各々に１つずつ８つのビット基準セルトラン
ジスタＱRPO ないしＱRP7 から構成される。基準アレイ
中のその他の残りのトランジスタは、中心ビットトラン
ジスタと端縁ビットトランジスタとの間の異なる電流を
補償するために用いられる追加のフレンドリーな行およ
び列を規定する。自動プログラムディスターバンス回路
３０２は検知率を２倍にするようにＡＰＤＥ動作モード
の間に使用される。言換えれば、検知率は６：１から１
２：１に増大された。検知率が高くなるとより高いゲー
ト電圧を供給することができる。このため、列漏れ電流
の差がより小さくなる。
概略の回路図が示される。基準周辺ビット線回路は対応
する基準電流をそこへ供給するための基準抵抗網３６用
のミニアレイである。基準周辺回路は対応する８つの基
準抵抗網の各々に１つずつ８つのビット基準セルトラン
ジスタＱRPO ないしＱRP7 から構成される。基準アレイ
中のその他の残りのトランジスタは、中心ビットトラン
ジスタと端縁ビットトランジスタとの間の異なる電流を
補償するために用いられる追加のフレンドリーな行およ
び列を規定する。自動プログラムディスターバンス回路
３０２は検知率を２倍にするようにＡＰＤＥ動作モード
の間に使用される。言換えれば、検知率は６：１から１
２：１に増大された。検知率が高くなるとより高いゲー
ト電圧を供給することができる。このため、列漏れ電流
の差がより小さくなる。
【００３７】図４には値ｎＲを有する検知率抵抗網３８
の概略の回路図が示される。検知率抵抗網３８はＰチャ
ネルＭＯＳトランジスタＰ１、Ｐ２とＮチャネルＭＯＳ
トランジスタＮ１−Ｎ６とから構成される。このネット
ワーク３８の抵抗値はそのソースがコンパレータ３４の
非反転入力ＳＡＩＮに接続されるトランジスタＮ２によ
って決定される。トランジスタＮ２のゲートは基準電圧
ＣＡＳＲＥＦを受取り、これは典型的には＋５．０ボル
ト±１０％である電源電圧ＶＣＣよりも小さい。トラン
ジスタＰ１およびＰ２のゲートはパワーダウン信号ＰＤ
ＳＡに接続され、これは消費電力を低減するためにパワ
ーダウンモードの間にこれらのトランジスタをオフにす
るために用いられる。ノードＤＡＴＡＢＮはネットワー
ク３８の入力に対応し、かつ同一のビット線に結合され
るフローティングゲートアレイトランジスタの共通ドレ
インに接続される。トランジスタＮ３−Ｎ６は、様々な
動作モードの間にノードＤＡＴＡＢＮを所定の値に維持
するようにレベルシフトのために用いられる。
の概略の回路図が示される。検知率抵抗網３８はＰチャ
ネルＭＯＳトランジスタＰ１、Ｐ２とＮチャネルＭＯＳ
トランジスタＮ１−Ｎ６とから構成される。このネット
ワーク３８の抵抗値はそのソースがコンパレータ３４の
非反転入力ＳＡＩＮに接続されるトランジスタＮ２によ
って決定される。トランジスタＮ２のゲートは基準電圧
ＣＡＳＲＥＦを受取り、これは典型的には＋５．０ボル
ト±１０％である電源電圧ＶＣＣよりも小さい。トラン
ジスタＰ１およびＰ２のゲートはパワーダウン信号ＰＤ
ＳＡに接続され、これは消費電力を低減するためにパワ
ーダウンモードの間にこれらのトランジスタをオフにす
るために用いられる。ノードＤＡＴＡＢＮはネットワー
ク３８の入力に対応し、かつ同一のビット線に結合され
るフローティングゲートアレイトランジスタの共通ドレ
インに接続される。トランジスタＮ３−Ｎ６は、様々な
動作モードの間にノードＤＡＴＡＢＮを所定の値に維持
するようにレベルシフトのために用いられる。
【００３８】図５には基準抵抗網３６の概略の回路図が
示される。基準抵抗網はＰチャネルＭＯＳトランジスタ
Ｐ３−Ｐ７とＮチャネルＭＯＳトランジスタＮ７−Ｎ２
１とから構成される。図５のネットワーク３６の抵抗値
はトランジスタＮ８−Ｎ１４によって決定される。各ト
ランジスタＮ８−Ｎ１４のサイズは好ましくは図４の検
知率抵抗網３８のトランジスタＮ２のサイズと同一にさ
れる。ノードＲＥＦＰＢＬは基準抵抗網３６の入力に対
応し、かつ基準電流を供給する基準周辺ビット線回路４
２へ除算器回路４０を介して接続されるということがわ
かる。トランジスタＮ７およびＮ８のゲートは基準電圧
ＣＡＳＲＥＦに接続され、かつトランジスタＰ３および
Ｎ１５のゲートはパワーダウン信号ＰＤＳＡに接続され
る。トランジスタＰ４のゲートはパワーダウンフロアテ
スト信号ＰＤＦＴに接続され、トランジスタＰ５のゲー
トは自動プログラムディスターバンスフロアテスト信号
ＡＰＤＦＴＢに接続される。トランジスタＰ６およびＰ
７のゲートは消去後自動プログラムディスターバンス信
号ＡＰＤＥＢＨに接続される。ＡＰＤＥ動作モードの
間、図５のネットワーク３６はコンパレータ３４の反転
入力ＳＡＲＥＦの抵抗に約１２：１の全検知率ｎ（Ｒ38
／Ｒ36）を生じさせる。図５のネットワーク３６は検知
率６：１を与え、かつ自動プログラムディスターバンス
回路３０２は検知率を２倍にする。
示される。基準抵抗網はＰチャネルＭＯＳトランジスタ
Ｐ３−Ｐ７とＮチャネルＭＯＳトランジスタＮ７−Ｎ２
１とから構成される。図５のネットワーク３６の抵抗値
はトランジスタＮ８−Ｎ１４によって決定される。各ト
ランジスタＮ８−Ｎ１４のサイズは好ましくは図４の検
知率抵抗網３８のトランジスタＮ２のサイズと同一にさ
れる。ノードＲＥＦＰＢＬは基準抵抗網３６の入力に対
応し、かつ基準電流を供給する基準周辺ビット線回路４
２へ除算器回路４０を介して接続されるということがわ
かる。トランジスタＮ７およびＮ８のゲートは基準電圧
ＣＡＳＲＥＦに接続され、かつトランジスタＰ３および
Ｎ１５のゲートはパワーダウン信号ＰＤＳＡに接続され
る。トランジスタＰ４のゲートはパワーダウンフロアテ
スト信号ＰＤＦＴに接続され、トランジスタＰ５のゲー
トは自動プログラムディスターバンスフロアテスト信号
ＡＰＤＦＴＢに接続される。トランジスタＰ６およびＰ
７のゲートは消去後自動プログラムディスターバンス信
号ＡＰＤＥＢＨに接続される。ＡＰＤＥ動作モードの
間、図５のネットワーク３６はコンパレータ３４の反転
入力ＳＡＲＥＦの抵抗に約１２：１の全検知率ｎ（Ｒ38
／Ｒ36）を生じさせる。図５のネットワーク３６は検知
率６：１を与え、かつ自動プログラムディスターバンス
回路３０２は検知率を２倍にする。
【００３９】データ入力バッファ回路２６の概略の回路
図が図６に示される。データ入力バッファ回路２６は、
ＡＰＤＥの間に、列漏れ電流を有するビット線の列のう
ちの一定のものだけの過消去されたメモリセルのドレイ
ン領域にデータビット線ＤＡＴＡＢｎを介してドレイン
電圧ＶＰＲＯＧを供給するように動作する。バッファ回
路２６はプログラムし戻す必要のないメモリセルのドレ
イン領域に結合されたデータビット線からドレイン電圧
ＶＰＲＯＧを分離する。このバッファ回路は２つのＮチ
ャネル制御トランジスタＮ６０２およびＮ６０４と、Ｄ
ＩＮｎラッチ回路６０２と、ＮＡＮＤ論理ゲート６０４
と、２つのＮチャネルパストランジスタＮ６０６および
Ｎ６０８と、レベルシフト回路６０６とを含む。データ
入力信号ＩＮｎはライン６０８に与えられ、ライン６０
８はラッチ回路６０２の入力に接続される。ＤＩＮｎラ
ッチ回路はＮチャネルパストランジスタ６１０とインバ
ータゲートＧ６０１−Ｇ６０３とから構成される。トラ
ンジスタＮ６１０のゲート上のクロック信号ＤＬＢがハ
イの論理レベルの場合、データ入力信号ＩＮｎはノード
ＤＩＮｎへと伝えられる。クロック信号がローの場合、
データはノードＤＩＮｎ上にラッチされる。レベルシフ
ト回路６０６はＰチャネルトランジスタ６１２、６１４
とＮチャネルトランジスタ６１６とから構成される。バ
ッファ回路はまた、ドレイン電圧ＤＰＲＯＧを対応する
データビット線ＤＡＴＡＢｎに選択的に接続するための
Ｐチャネルプルアップトランジスタ６１８と、プログラ
ムリセットモードの間にデータビット線ＤＡＴＡＢｎを
放電するためのＮチャネル放電トランジスタ６２０とを
含む。
図が図６に示される。データ入力バッファ回路２６は、
ＡＰＤＥの間に、列漏れ電流を有するビット線の列のう
ちの一定のものだけの過消去されたメモリセルのドレイ
ン領域にデータビット線ＤＡＴＡＢｎを介してドレイン
電圧ＶＰＲＯＧを供給するように動作する。バッファ回
路２６はプログラムし戻す必要のないメモリセルのドレ
イン領域に結合されたデータビット線からドレイン電圧
ＶＰＲＯＧを分離する。このバッファ回路は２つのＮチ
ャネル制御トランジスタＮ６０２およびＮ６０４と、Ｄ
ＩＮｎラッチ回路６０２と、ＮＡＮＤ論理ゲート６０４
と、２つのＮチャネルパストランジスタＮ６０６および
Ｎ６０８と、レベルシフト回路６０６とを含む。データ
入力信号ＩＮｎはライン６０８に与えられ、ライン６０
８はラッチ回路６０２の入力に接続される。ＤＩＮｎラ
ッチ回路はＮチャネルパストランジスタ６１０とインバ
ータゲートＧ６０１−Ｇ６０３とから構成される。トラ
ンジスタＮ６１０のゲート上のクロック信号ＤＬＢがハ
イの論理レベルの場合、データ入力信号ＩＮｎはノード
ＤＩＮｎへと伝えられる。クロック信号がローの場合、
データはノードＤＩＮｎ上にラッチされる。レベルシフ
ト回路６０６はＰチャネルトランジスタ６１２、６１４
とＮチャネルトランジスタ６１６とから構成される。バ
ッファ回路はまた、ドレイン電圧ＤＰＲＯＧを対応する
データビット線ＤＡＴＡＢｎに選択的に接続するための
Ｐチャネルプルアップトランジスタ６１８と、プログラ
ムリセットモードの間にデータビット線ＤＡＴＡＢｎを
放電するためのＮチャネル放電トランジスタ６２０とを
含む。
【００４０】さらに、バッファ回路２６はＯＤＩＮラッ
チ回路６２２と、コンパレータ回路６２４と、コンパレ
ータトランジスタ６２６とから構成される。ノードＤＩ
Ｎｎはライン６２８に与えられ、このライン６２８はＯ
ＤＩＮラッチ６２２の入力に接続される。ＯＤＩＮラッ
チ回路はＮチャネルパストランジスタ６３０とインバー
タゲートＧ６０４−Ｇ６０６とから構成される。トラン
ジスタ６３０のゲート上のイネーブルポーリング信号Ｅ
ＮＰＯＬＬＢがハイの場合、ライン６２８上のデータ信
号はノード６３２へと通過する。信号ＥＮＰＯＬＬＢが
ローの場合、データはノード６３２上にラッチされる。
コンパレータ回路６２４はインバータＧ６０７−Ｇ６０
９とＮチャネルパストランジスタ６３４、６３６とから
構成される。ノードＤＩＮｎ上のデータ信号もまた、イ
ンバータＧ６０７の入力であるライン６３８に接続され
る。アレイ中に記憶されたデータを表わすコンパレータ
３４の出力である信号ＤＳＩＮｎは、トランジスタ６３
４のゲートおよびインバータＧ６０９の入力に与えられ
る。トランジスタ６３４および６３６のソースはともに
結合されてコンパレータトランジスタ６２６のゲートに
結合される。ノードＳＤＩＢｎ上のインバータＧ６０９
の出力はパストランジスタ６３６のゲートおよび制御ト
ランジスタＮ６０２のゲートに接続される。
チ回路６２２と、コンパレータ回路６２４と、コンパレ
ータトランジスタ６２６とから構成される。ノードＤＩ
Ｎｎはライン６２８に与えられ、このライン６２８はＯ
ＤＩＮラッチ６２２の入力に接続される。ＯＤＩＮラッ
チ回路はＮチャネルパストランジスタ６３０とインバー
タゲートＧ６０４−Ｇ６０６とから構成される。トラン
ジスタ６３０のゲート上のイネーブルポーリング信号Ｅ
ＮＰＯＬＬＢがハイの場合、ライン６２８上のデータ信
号はノード６３２へと通過する。信号ＥＮＰＯＬＬＢが
ローの場合、データはノード６３２上にラッチされる。
コンパレータ回路６２４はインバータＧ６０７−Ｇ６０
９とＮチャネルパストランジスタ６３４、６３６とから
構成される。ノードＤＩＮｎ上のデータ信号もまた、イ
ンバータＧ６０７の入力であるライン６３８に接続され
る。アレイ中に記憶されたデータを表わすコンパレータ
３４の出力である信号ＤＳＩＮｎは、トランジスタ６３
４のゲートおよびインバータＧ６０９の入力に与えられ
る。トランジスタ６３４および６３６のソースはともに
結合されてコンパレータトランジスタ６２６のゲートに
結合される。ノードＳＤＩＢｎ上のインバータＧ６０９
の出力はパストランジスタ６３６のゲートおよび制御ト
ランジスタＮ６０２のゲートに接続される。
【００４１】ＡＰＤＥモードの間、ダミープログラムさ
れたデータ（ＩＮｎ＝０）は信号ＤＬＢをハイにするこ
とによって最初はＤＩＮｂラッチ回路６０２中にロード
される。その後、電流ＰＧＭパルスのためのプログラム
されるべきデータをＤＩＮｎラッチ６０２中に保持する
ように信号ＤＬＢがローになる。その後、信号ＥＮＰＯ
ＬＬＢはローになり、ノード６３２上のＯＤＩＮラッチ
６２２の出力がプログラムされるべきデータを保持す
る。次に、アレイのバイト中のどのビットをプログラム
し戻す必要があるのかを決定するようにプログラムベリ
ファイ動作が実行される。
れたデータ（ＩＮｎ＝０）は信号ＤＬＢをハイにするこ
とによって最初はＤＩＮｂラッチ回路６０２中にロード
される。その後、電流ＰＧＭパルスのためのプログラム
されるべきデータをＤＩＮｎラッチ６０２中に保持する
ように信号ＤＬＢがローになる。その後、信号ＥＮＰＯ
ＬＬＢはローになり、ノード６３２上のＯＤＩＮラッチ
６２２の出力がプログラムされるべきデータを保持す
る。次に、アレイのバイト中のどのビットをプログラム
し戻す必要があるのかを決定するようにプログラムベリ
ファイ動作が実行される。
【００４２】もしアレイに記憶されるデータが既にプロ
グラムされていれば（ＤＳＩｎ＝０）、ノードＤＳＩＢ
ｎはハイでありこれによりトランジスタＮ６０２をオン
にする。遅延リセット信号ＤＬＲＳＴがハイになりかつ
プログラム信号ＰＧＭがハイになると、ＮＡＮＤゲート
６０４の出力をハイにさせる。このハイは次にパストラ
ンジスタＮ６０６およびＮ６０８を通過してプルアップ
トランジスタ６１８のゲートに与えられ、これによりト
ランジスタ６１８をオフにする。この結果、ドレイン電
圧源に接続された端子ＶＰＲＯＧはデータビット線ＤＡ
ＴＡＢｎには接続されず、このため、それに続くＰＧＭ
パルスがメモリセルのドレイン領域に追加のドレインプ
ログラミング電圧を与えることを防止する。さらに、ノ
ード６３２およびＤＳＩＢｎは両方ともハイのため、コ
ンパレータ回路６２４はノード６４０をローにさせるこ
とがわかる。この結果、トランジスタ６２６はオフにさ
れ、かつ関連したビット一致信号ＭＡＴＣＨＰはハイに
なる。
グラムされていれば（ＤＳＩｎ＝０）、ノードＤＳＩＢ
ｎはハイでありこれによりトランジスタＮ６０２をオン
にする。遅延リセット信号ＤＬＲＳＴがハイになりかつ
プログラム信号ＰＧＭがハイになると、ＮＡＮＤゲート
６０４の出力をハイにさせる。このハイは次にパストラ
ンジスタＮ６０６およびＮ６０８を通過してプルアップ
トランジスタ６１８のゲートに与えられ、これによりト
ランジスタ６１８をオフにする。この結果、ドレイン電
圧源に接続された端子ＶＰＲＯＧはデータビット線ＤＡ
ＴＡＢｎには接続されず、このため、それに続くＰＧＭ
パルスがメモリセルのドレイン領域に追加のドレインプ
ログラミング電圧を与えることを防止する。さらに、ノ
ード６３２およびＤＳＩＢｎは両方ともハイのため、コ
ンパレータ回路６２４はノード６４０をローにさせるこ
とがわかる。この結果、トランジスタ６２６はオフにさ
れ、かつ関連したビット一致信号ＭＡＴＣＨＰはハイに
なる。
【００４３】一方、もしアレイに記憶されたデータがま
だプログラムされていなければ（ＤＳＩｎ＝１、過消去
されたメモリセルの存在を示す）、ノードＤＳＩＢｎは
ローになりトランジスタ６０２をオフに保つ。したがっ
て、信号ＤＬＲＳＴがハイになりかつプログラム信号Ｐ
ＧＭがハイになる場合、ＤＩＮｎラッチ６０２はリセッ
トせず、かつＮＡＮＤゲート６０４の出力はローにとど
まる。このローはここでトランジスタＮ６０６およびＮ
６０８を通りプルアップトランジスタ６１８のゲートに
与えられ、これによりトランジスタ６１８をオンにす
る。したがって端子ＶＰＲＯＧ上のドレイン電圧源はデ
ータビット線ＤＡＴＡＢｎに接続され、この線はメモリ
セルのドレイン領域に接続される。この態様では、バイ
ト中のプログラムし戻される必要のあるビットだけがＰ
ＧＭパルスを受取る。これにより望ましくないオーバー
プログラミングの効果を排除する。さらに、ＤＡＩＮｎ
＝０かつＤＳＩｎ＝１のため、コンパレータ回路６２４
はノード６４０をハイにさせる。この結果、トランジス
タ６２６はオンにされかつ関連したビット一致信号ＭＡ
ＴＣＨＰはローになる。
だプログラムされていなければ（ＤＳＩｎ＝１、過消去
されたメモリセルの存在を示す）、ノードＤＳＩＢｎは
ローになりトランジスタ６０２をオフに保つ。したがっ
て、信号ＤＬＲＳＴがハイになりかつプログラム信号Ｐ
ＧＭがハイになる場合、ＤＩＮｎラッチ６０２はリセッ
トせず、かつＮＡＮＤゲート６０４の出力はローにとど
まる。このローはここでトランジスタＮ６０６およびＮ
６０８を通りプルアップトランジスタ６１８のゲートに
与えられ、これによりトランジスタ６１８をオンにす
る。したがって端子ＶＰＲＯＧ上のドレイン電圧源はデ
ータビット線ＤＡＴＡＢｎに接続され、この線はメモリ
セルのドレイン領域に接続される。この態様では、バイ
ト中のプログラムし戻される必要のあるビットだけがＰ
ＧＭパルスを受取る。これにより望ましくないオーバー
プログラミングの効果を排除する。さらに、ＤＡＩＮｎ
＝０かつＤＳＩｎ＝１のため、コンパレータ回路６２４
はノード６４０をハイにさせる。この結果、トランジス
タ６２６はオンにされかつ関連したビット一致信号ＭＡ
ＴＣＨＰはローになる。
【００４４】チップ上の対応する８つのデータ入力バッ
ファからのビット一致信号（ＭＡＴＣＨＰ１−ＭＡＴＣ
ＨＰ８）の各々は一致回路３３に接続され、この一致回
路３３はバイト一致信号ＭＡＴＣＨを与えるために８ビ
ット一致信号ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８上で「ワ
イヤードＮＯＲされた」機能を実行する。バイト一致信
号ＭＡＴＣＨはすべてのビット一致信号ＭＡＴＣＨＰ１
−ＭＡＴＣＨＰ８がハイの場合にのみハイになる。バイ
ト一致信号がハイになる場合は、アレイ中のバイトの各
ビット中の過消去されたメモリセルのすべてが訂正され
かつプログラミングパルスが終了するということを示
す。言換えれば、アレイ中に記憶されるバイトデータは
プログラムされるべきバイトデータと一致する。ステー
トマシン２８はバイト一致信号ＭＡＴＣＨがハイになる
ことに応答し、かつデコーダ回路１６を次にプログラム
し戻されるべきバイトを含む次のアドレスにアクセスさ
せる。図２の一致回路３３の概略の回路図が図７に示さ
れる。一致回路はＮＯＲゲート７０２とＰチャネルトラ
ンジスタ７０４とＮチャネルトランジスタ７０６とイン
バータゲート７０８、７１０とから構成される。端子Ｍ
ＡＴＣＨＰは対応するデータ入力バッファからビット一
致信号（ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８）の各々を受
取る。
ファからのビット一致信号（ＭＡＴＣＨＰ１−ＭＡＴＣ
ＨＰ８）の各々は一致回路３３に接続され、この一致回
路３３はバイト一致信号ＭＡＴＣＨを与えるために８ビ
ット一致信号ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８上で「ワ
イヤードＮＯＲされた」機能を実行する。バイト一致信
号ＭＡＴＣＨはすべてのビット一致信号ＭＡＴＣＨＰ１
−ＭＡＴＣＨＰ８がハイの場合にのみハイになる。バイ
ト一致信号がハイになる場合は、アレイ中のバイトの各
ビット中の過消去されたメモリセルのすべてが訂正され
かつプログラミングパルスが終了するということを示
す。言換えれば、アレイ中に記憶されるバイトデータは
プログラムされるべきバイトデータと一致する。ステー
トマシン２８はバイト一致信号ＭＡＴＣＨがハイになる
ことに応答し、かつデコーダ回路１６を次にプログラム
し戻されるべきバイトを含む次のアドレスにアクセスさ
せる。図２の一致回路３３の概略の回路図が図７に示さ
れる。一致回路はＮＯＲゲート７０２とＰチャネルトラ
ンジスタ７０４とＮチャネルトランジスタ７０６とイン
バータゲート７０８、７１０とから構成される。端子Ｍ
ＡＴＣＨＰは対応するデータ入力バッファからビット一
致信号（ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８）の各々を受
取る。
【００４５】本発明の改良された過消去されたビットの
訂正構造はまた負のゲート電圧の消去にも用いることが
できるということが当業者には明白であろう。特に、負
のゲート電圧動作を有するフラッシュＥＥＰＲＯＭセル
を消去するためには、相対的に高い負の電位（つまり−
１０ボルト）が制御ゲートに与えられ、＋５ボルトがソ
ース領域に与えられ、かつドレイン領域はフローティン
グすることが可能である。
訂正構造はまた負のゲート電圧の消去にも用いることが
できるということが当業者には明白であろう。特に、負
のゲート電圧動作を有するフラッシュＥＥＰＲＯＭセル
を消去するためには、相対的に高い負の電位（つまり−
１０ボルト）が制御ゲートに与えられ、＋５ボルトがソ
ース領域に与えられ、かつドレイン領域はフローティン
グすることが可能である。
【００４６】上述の説明から、本発明は、高い耐久性を
持たせるために、消去の後にフラッシュＥＥＰＲＯＭメ
モリセルのアレイ中の過消去されたメモリセルに対して
訂正動作を行なうための改良された過消去されたビット
の訂正回路を提供するということが理解される。改良さ
れた過消去されたビットの訂正構造は、ＡＰＤＥ動作モ
ードの間に過消去されたビットが存在することを示す列
漏れ電流を検出し、かつメモリセルに記憶されたデータ
を表わす論理信号を発生するための検知回路を含む。デ
ータ入力バッファ回路はビット一致信号を発生するため
に論理信号とメモリセル中にプログラムされるべきデー
タを表わすデータ信号とを比較する。パルスカウンタは
データ入力バッファに結合されてそこに複数個のプログ
ラミングパルスを与える。データ入力バッファ回路は、
ビット線の列のうちの一定のものだけに接続された過消
去されたメモリセルをプログラムし戻すために、ビット
線の列のうちの一定のものだけをビット一致信号がハイ
の論理レベルであるパルスカウンタに接続する。
持たせるために、消去の後にフラッシュＥＥＰＲＯＭメ
モリセルのアレイ中の過消去されたメモリセルに対して
訂正動作を行なうための改良された過消去されたビット
の訂正回路を提供するということが理解される。改良さ
れた過消去されたビットの訂正構造は、ＡＰＤＥ動作モ
ードの間に過消去されたビットが存在することを示す列
漏れ電流を検出し、かつメモリセルに記憶されたデータ
を表わす論理信号を発生するための検知回路を含む。デ
ータ入力バッファ回路はビット一致信号を発生するため
に論理信号とメモリセル中にプログラムされるべきデー
タを表わすデータ信号とを比較する。パルスカウンタは
データ入力バッファに結合されてそこに複数個のプログ
ラミングパルスを与える。データ入力バッファ回路は、
ビット線の列のうちの一定のものだけに接続された過消
去されたメモリセルをプログラムし戻すために、ビット
線の列のうちの一定のものだけをビット一致信号がハイ
の論理レベルであるパルスカウンタに接続する。
【００４７】現在のところ本発明の好ましい実施例であ
ると考えられるものを図示しかつ説明してきたが、様々
な変更および修正を行なうことができ、かつ本発明の真
の範囲を逸脱することなくそのエレメントを等価物で代
用してもよいということが当業者には理解される。さら
に、本発明の中心範囲を逸脱することなく特定の状況ま
たは材料を本発明の教示に適合するために多数の修正が
なされてもよい。したがって、本発明は本発明を実行す
るために企図されたベストモードとして開示された具体
例に限定されものではなく、本発明は前掲の特許請求の
範囲内であるすべての実施例を含むと意図する。
ると考えられるものを図示しかつ説明してきたが、様々
な変更および修正を行なうことができ、かつ本発明の真
の範囲を逸脱することなくそのエレメントを等価物で代
用してもよいということが当業者には理解される。さら
に、本発明の中心範囲を逸脱することなく特定の状況ま
たは材料を本発明の教示に適合するために多数の修正が
なされてもよい。したがって、本発明は本発明を実行す
るために企図されたベストモードとして開示された具体
例に限定されものではなく、本発明は前掲の特許請求の
範囲内であるすべての実施例を含むと意図する。
【図１】本発明の原理に従って構成された改良された過
消去されたビットの訂正構造を有する半導体集積回路メ
モリ装置のブロック図である。
消去されたビットの訂正構造を有する半導体集積回路メ
モリ装置のブロック図である。
【図２】図１の過消去されたビットの訂正構造の単純化
されたブロック図である。
されたブロック図である。
【図３】図１の基準周辺ビット線回路の詳細な回路の概
略図である。
略図である。
【図４】図２の検知率抵抗網の概略の回路図である。
【図５】図２の基準抵抗網の概略の回路図である。
【図６】図２のデータ入力バッファ回路の概略の回路図
である。
である。
【図７】図２の一致回路の概略の回路図である。
１２ セルマトリックス １４ ロウデコーダ １６ コラムデコーダ ２０ 検知回路 ２６ データ入力バッファ回路 ３０ パルスカウンタ ４２ 基準周辺ビット線回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュン・ケイ・チャン アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、サン・フアン・ドライ ブ、627、ナンバー・４ (72)発明者 ジョニー・シー・チェン アメリカ合衆国、95014 カリフォルニア 州、クーパーティノ、ウェストリン・ウェ イ、1038 (72)発明者 マイケル・エイ・バン・バスカーク アメリカ合衆国、95124 カリフォルニア 州、サン・ノゼ、ファビアン・ドライブ、 1742 (72)発明者 リー・イー・クリーブランド アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ラーセン・プレイ ス、1870
Claims (20)
- 【請求項１】 メモリ装置中の過消去されたメモリセル
に対して訂正動作を実行するための過消去されたビット
の訂正構造を有する半導体集積回路メモリ装置におい
て、前記訂正構造は、 ワード線の行と前記ワード線の行に交差するビット線の
列とのアレイ状に形成される複数個のメモリセルを有す
るセルマトリックス（１２）を含み、前記メモリセルの
各々はそのゲートが前記ワード線の行の１つに接続さ
れ、そのドレインが前記ビット線の列の１つに接続さ
れ、かつそのソースが接地電位に接続されるフローティ
ングゲートアレイトランジスタを含み、さらにロウアド
レス信号に応答し、かつ前記セルマトリックスに作動的
に接続されて前記ワード線の行のうちの１つを選択する
ためのロウデコーダ手段（１４）と、 コラムアドレス信号に応答し、かつ前記セルマトリック
スに作動的に接続されて前記ビット線の列のうちの１つ
を選択するためのコラムデコーダ手段（１６）と、 前記ビット線の列のために基準電流を発生するための基
準周辺ビット線回路手段（４２）と、 ＡＰＤＥ動作モードの間に前記ビット線の列のうちの選
択された１つの漏れ電流を前記ビット線の列のうちの選
択された１つに関連する基準電流と比較し、かつメモリ
セルに記憶されるデータを表わす論理信号を発生するた
めの検知回路手段（２０）とを含み、前記論理信号は前
記ビット線漏れ電流が過消去されたメモリセルを示す前
記基準電流よりも大きい場合にハイの論理レベルであ
り、かつ前記ビット線漏れ電流が適切にプログラムされ
たメモリセルを示す前記基準電流よりも小さい場合にロ
ーの論理レベルであり、さらに前記論理信号とメモリセ
ルにプログラムされたデータを表わすデータ信号とを比
較して、前記論理信号と前記データ信号とが同一の場合
にハイの論理レベルであるビット一致信号を発生するた
めのデータ入力バッファ回路手段（２６）と、 前記データ入力バッファ回路手段に結合されてそこに与
えられた複数個のプログラミングパルスをカウントする
ためのパルスカウンタ手段（３０）とを含み、 前記データ入力回路手段は、前記ビット線の列の一定の
ものだけに接続された過消去されたメモリセルをプログ
ラムし戻すように、前記ビット線の列のうちの一定のも
のだけを前記ビット一致信号がハイの論理レベルである
前記パルスカウンタ手段に選択的に接続する、メモリ装
置。 - 【請求項２】 前記複数個のプログラミングパルスは過
消去されたメモリセルのアレイトランジスタの負のしき
い値を正のしきい値電圧に変えるように作用する、請求
項１に記載の半導体集積回路メモリ装置。 - 【請求項３】 前記検知回路手段は、前記ビット線の列
に作動的に接続されて前記ビット線の列のうちの選択さ
れた１つの漏れ電流に対応する第１の抵抗値を発生する
ための検知率抵抗網（３８）と、前記基準周辺ビット線
回路手段に作動的に接続されて基準電流に対応する第２
の抵抗値を発生するための基準抵抗網手段（３６）と、
第１の入力が検知率抵抗網手段に結合され、かつ第２の
入力が前記基準抵抗網手段に接続されて列漏れ電流を基
準電流と比較するためのコンパレータ手段（３４）とか
ら構成される、請求項１に記載の半導体集積回路メモリ
装置。 - 【請求項４】 前記第１の抵抗値の前記第２の抵抗値に
対する比率は、メモリ装置の耐久性を向上するようにＡ
ＰＤＥ動作モードの間に約１２：１に増大する検知率に
規定される、請求項３に記載の半導体集積回路メモリ装
置。 - 【請求項５】 前記基準周辺ビット線回路手段は各出力
線ごとに対応する基準電流を発生するためのミニアレイ
から構成される、請求項１に記載の半導体集積回路メモ
リ装置。 - 【請求項６】 前記基準周辺ビット線回路手段は前記検
知回路手段の検知率を２倍にするための手段（３０２）
を含む、請求項５に記載の半導体集積回路メモリ装置。 - 【請求項７】 ８つのデータ入力バッファ手段からのビ
ット一致信号に応答して、各一致信号がハイの場合にの
みハイの論理レベルになるバイト一致信号を発生するた
めの一致回路手段（３３）をさらに含む、請求項１に記
載の半導体集積回路メモリ装置。 - 【請求項８】 前記パルスカウンタ手段は、バイト一致
信号がアレイからのバイトデータとプログラムされるべ
きバイトデータとが完全に一致することを示すハイの論
理レベルである場合にのみ前記複数個のパルスを終了さ
せる、請求項７に記載の半導体集積回路メモリ装置。 - 【請求項９】 前記バイト一致回路に応答してプログラ
ムされるべきアレイの次のバイトを選択するための手段
（２８）をさらに含む、請求項８に記載の半導体集積回
路メモリ装置。 - 【請求項１０】 メモリ装置中の過消去されたメモリセ
ルに対して訂正動作を実行するための過消去されたビッ
トの訂正構造を有する半導体集積回路メモリ装置であっ
て、前記訂正構造は、 ワード線の行と前記ワード線の行に交差するビット線の
列とのアレイ状に構成される複数個のメモリセルを有す
るセルマトリックス（１２）を含み、前記メモリセルの
各々は、そのゲートが前記ワード線の行の１つに接続さ
れ、そのドレインが前記ビット線の列の１つに接続さ
れ、かつそのソースが接地電位に接続されるフローティ
ングゲートアレイトランジスタを含み、さらにロウアド
レス信号に応答し、かつ前記セルマトリックスに作動的
に接続されて前記ワード線の行のうちの１つを選択する
ためのロウデコーダ手段（１４）と、 コラムアドレス信号に応答し、かつ前記セルマトリック
スに作動的に接続されて前記ビット線の列のうちの１つ
を選択するためのコラムデコーダ手段（１６）と、 各々が前記ビット線の列のうちの１つに関連する複数の
基準電流を発生するための基準周辺ビット線回路手段
（４４）と、 ＡＰＤＥ動作モードの間に前記ビット線の列のうちの選
択された１つの漏れ電流を前記ビット線の列のうちの選
択された１つに関連する基準電流と比較し、かつメモリ
セルに記憶されたデータを表わす論理信号を発生するた
めの検知回路手段（２０）とを含み、前記論理信号は、
前記ビット線漏れ電流が過消去されたメモリセルを示す
前記基準電流よりも大きい場合にハイの論理レベルであ
り、かつ前記ビット線漏れ電流が適切にプログラムされ
たメモリセルを示す前記基準電流よりも小さい場合にロ
ーの論理レベルであり、さらに前記論理信号をメモリセ
ルにプログラムされたデータを表わすデータ信号と比較
して、前記論理信号と前記データ信号とが同一である場
合にハイの論理レベルになるビット一致信号を発生する
ためのデータ入力バッファ回路手段（２６）と、 前記データ入力バッファ回路手段に結合されてそこに与
えられる複数個のプログラミングパルスをカウントする
ためのパルスカウンタ手段（３０）とを含み、 前記データ入力回路手段は、前記ビット線の列のうちの
一定のものだけに接続された過消去されたメモリセルを
プログラムし戻すように、前記ビット線の列のうちの一
定のものだけを前記ビット一致信号がハイの論理レベル
である前記パルスカウンタ手段に選択的に接続する、メ
モリ装置。 - 【請求項１１】 前記複数個のプログラミングパルスは
過消去されたメモリセル中のアレイトランジスタの負の
しきい値を正のしきい値電圧に変えるように働く、請求
項１０に記載の半導体集積回路メモリ装置。 - 【請求項１２】 前記検知回路手段は、前記ビット線の
列に作動的に接続されて前記ビット線の列のうちの選択
された１つの漏れ電流に対応する第１の抵抗値を発生す
るための検知率抵抗網（３８）と、前記基準周辺ビット
線回路手段に作動的に接続されて基準電流に対応する第
２の抵抗値を発生するための基準抵抗網手段（３６）
と、第１の入力が検知率抵抗網手段に結合され、かつ第
２の入力が前記基準抵抗網手段に接続されて列漏れ電流
を基準電流と比較するためのコンパレータ手段（３４）
とから構成される、請求項１０に記載の半導体集積回路
メモリ装置。 - 【請求項１３】 前記第１の抵抗値の前記第２の抵抗値
に対する比率は、メモリ装置の耐久性を向上するように
ＡＰＤＥ動作モードの間に約１２：１に増大する検知率
に規定される、請求項１２に記載の半導体集積回路メモ
リ装置。 - 【請求項１４】 前記基準周辺ビット線回路手段は各出
力線ごとに複数の基準電流を発生するためのミニアレイ
から構成される、請求項１０に記載の半導体集積回路メ
モリ装置。 - 【請求項１５】 前記基準周辺ビット線回路手段は前記
検知ビット手段の検知率を２倍にするための手段（３０
２）を含む、請求項１４に記載の半導体集積回路メモリ
装置。 - 【請求項１６】 ８つのデータ入力バッファ手段からの
ビット一致信号に応答して、各一致信号がハイの場合に
のみハイの論理レベルになるバイト一致信号を発生する
ための一致回路手段（３３）をさらに含む、請求項１０
に記載の半導体集積回路メモリ装置。 - 【請求項１７】 前記パルスカウンタ手段は、バイト一
致信号がアレイからのバイトデータとプログラムされる
べきバイトデータとが完全に一致することを示すハイの
論理レベルである場合にのみ前記複数個のパルスを終了
させる、請求項１６に記載の半導体集積回路メモリ装
置。 - 【請求項１８】 前記バイト一致回路に応答してプログ
ラムされるべきアレイの次のバイトを選択するための手
段（２８）をさらに含む、請求項１７に記載の半導体集
積回路メモリ装置。 - 【請求項１９】 高い耐久性を持たせるように消去動作
の後にフラッシュＥＥＰＲＯＭメモリセルのアレイ中の
過消去されたメモリセルを訂正するための過消去ビット
訂正構造であって、 ＡＰＤＥ動作モードの間にビット線の列のうちの選択さ
れた１つの漏れ電流を前記ビット線の列のうちの選択さ
れた１つに関連する基準電流と比較し、かつメモリセル
に記憶されたデータを表わす論理信号を発生するための
検知回路手段（２０）を含み、前記論理信号は、前記ビ
ット線漏れ電流が過消去されたメモリセルを示す前記基
準電流よりも大きい場合にハイの論理レベルであり、か
つ前記ビット線漏れ電流が適切にプログラムされたメモ
リセルを示す前記基準電流よりも小さい場合にローの論
理レベルであり、さらに前記論理信号をメモリセル中に
プログラムされたデータを示すデータ信号と比較して、
前記論理信号と前記データ信号とが同一の場合にハイの
論理レベルとなるビット一致信号を発生するためのデー
タ入力バッファ回路手段（２６）と、 前記データ入力バッファ回路手段に結合されて、そこに
与えられる複数個のプログラミングパルスをカウントす
るためのパルスカウンタ手段（３０）とを含み、 前記データ入力回路手段は、前記ビット線の列のうちの
一定のものだけに接続された過消去されたメモリセルを
プログラムし戻すように、前記ビット線の列のうちの一
定のものだけを前記ビット一致信号がハイの論理レベル
である前記パルスカウンタ手段に選択的に接続する、構
造。 - 【請求項２０】 前記複数個のプログラミングパルスは
過消去されたメモリセル中のアレイトランジスタの負の
しきい値を正のしきい値電圧に変えるように働く、請求
項１９に記載の構造。
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