JPH0581880A - 不揮発性半導体メモリシステム - Google Patents

Abstract

(57)【要約】 【目的】効率的な書込みにより、書込み後のメモリセル
のしきい値を所望の範囲に収めることを可能としたＥＥ
ＰＲＯＭシステムを提供する。 【構成】本発明のシステムでは、単位の書込み時間が設
定されたデータ書込みと書込みベリファイ動作が１ペー
ジ内で繰り返され、さらに順次各ページについて繰返さ
れる。このデータ書込み動作において、あるページのデ
ータ書込みに際しては、前ページでのデータ書込みに要
したトータル時間が最初のデータ書込み時間として設定
され、無駄な書込みとベリファイの繰り返しが省略され
る。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体メモリ（ＥＥＰＲＯＭ）、特にＮＡＮＤセ
ル構成のメモリセルアレイを有するＥＥＰＲＯＭを用い
たメモリシステムに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、ｐ型基板またはｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に接続されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲートおよび選択ゲートには中間電位ＶppM （＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
または中間電位を与える。ビット線に０Ｖが与えられた
時、その電位は選択メモリセルのドレインまで伝達され
て、ドレインから浮遊ゲートに電子注入が生じる。これ
によりその選択されたメモリセルのしきい値は正方向に
シフトする。この状態をたとえばデータ“１”とする。
ビット線に中間電位が与えられたときは電子注入が起こ
らず、従ってしきい値は変化せず、負に止まる。この状
態はデータ“０”である。

【０００４】データ消去は、ＮＡＮＤセル内のすべての
メモリセルに対して同時に行われる。すなわち全ての制
御ゲート，選択ゲートを０Ｖとし、ビット線およびソー
ス線を浮遊状態として、ｐ型ウェルおよびｎ型基板に高
電圧２０Ｖを印加する。これにより、全てのメモリセル
で浮遊ゲートの電子がｐ型ウェルに放出され、しきい値
は負方向にシフトする。

【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位Ｖcc（＝５Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。

【０００６】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込みおよび読出し動作
時には非選択メモリセルは転送ゲートとして作用する。
この観点から、書込みがなされたメモリセルのしきい値
電圧には制限が加わる。たとえば、“１”書込みされた
メモリセルのしきい値の好ましい範囲は、０．５〜３．
５Ｖ程度となる。データ書込み後の経時変化，メモリセ
ルの製造パラメータのばらつきや電源電位のばらつきを
考慮すると、データ書込み後のしきい値分布はこれより
小さい範囲であることが要求される。

【０００７】しかしながら、従来のような、書込み電位
および書込み時間を固定して全メモリセルを同一条件で
データ書き込みする方式では、“１”書込み後のしきい
値範囲を許容範囲に収めることが難しい。たとえばメモ
リセルは製造プロセスのばらつきからその特性にもばら
つきが生じる。従って書き込み特性を見ると、書込まれ
やすいメモリセルと書込まれにくいメモリセルがある。
従来はこれに対して、書込まれにくいメモリセルに十分
に書込まれるように、書込み時間に余裕を持たせて全メ
モリセルを同一条件で書込むという事が一般に行われて
いる。これでは、書込まれ易いメモリセルには必要以上
に書込まれ、しきい値電圧が許容範囲を越えて高くなっ
てしまう。

【０００８】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭでは、データ書込みの際、メ
モリセルが転送ゲートとして作用することから制限され
る許容しきい値範囲に収めることが難しい、という問題
があった。

【０００９】本発明は、効率的なデータ書込みを行っ
て、しかも書込み状態のメモリセルのしきい値を所望の
範囲内に収める事を可能としたＥＥＰＲＯＭシステムを
提供することを目的とする。 ［発明の構成］

【００１０】

【課題を解決するための手段】本発明は、電気的書替え
可能で、かつデータ書込み状態を確認する書込みベリフ
ァイ制御回路を有するＥＥＰＲＯＭシステムであって、
１ページ分のメモリセルについて所定の単位書込み時間
を設定して同時にデータ書込みを行う手段と、データ書
込みがなされた１ページ分のメモリセル群について、書
込みベリファイ動作を行う手段と、

【００１１】１ページ分のメモリセル群に書込み不十分
のメモリセルがある場合に、書込み不十分のメモリセル
がなくなるまで、同じページについて同じ単位書込み時
間を設定してデータ書込みと書込みベリファイ動作を繰
り返す手段と、第ｉページのデータ書込みが終了した
後、第ｉ＋１ページについて同様にデータ書込みと書込
みベリファイ動作を繰り返す手段と、第ｉ＋１ページの
データ書込みを行う際に、第ｉページのデータ書込みに
要したトータル書込み時間を最初のデータ書込み時間と
して設定する手段と、を備えたことを特徴としている。

【００１２】

【作用】本発明に係るＥＥＰＲＯＭでは、データ書込み
を行った後に、書込みベリファイ制御回路によってメモ
リセルの制御ゲートに所定のベリファイ電位（たとえ
ば、電源電位と接地電位の中間に設定される）を与えて
メモリセルのしきい値の評価ができるようになってい
る。本発明はこの様なＥＥＰＲＯＭを用いたシステムに
おいて、ページ毎にその中で所望のしきい値に達してい
ないメモリセルが一つでもあれば書込み動作を追加し、
その後再度しきい値の評価を行う。このデータ書込みと
ベリファイ動作を繰り返し行い、すべてのメモリセルの
しきい値が所望の許容範囲に収まっていることを確認し
たらそのページの書込み動作を終了する。

【００１３】このようなデータ書込みと書込みベリファ
イ動作においては、単位書込み時間が予め設定される
が、第ｉページのデータ書込みが終了した後に第ｉ＋１
ページのデータ書込みを行う場合には、第ｉページのデ
ータ書込みに要したトータル書込み時間が最初のデータ
書込み時間として設定される。この様に前ページの書込
みに要したトータル時間を最初のデータ書込み時間とし
て、その後データ書込みとベリファイ動作を前ページと
同様に行うことによって、無駄なベリファイ動作の繰り
返しを省くことができる。したがって本発明によれば、
データ書込みが極めて効率よく行われ、最終的にデータ
書込みが終了した後に全メモリセルのしきい値分布を所
望の範囲に収めることができる。

【００１４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１５】図１は、本発明の一実施例のＮＡＮＤセル
型ＥＥＰＲＯＭシステム構成を示す。１がＥＥＰＲＯＭ
チップであり、２はこれらのＥＥＰＲＯＭチップ１のデ
ータ書き替えを、後に詳述するアルゴリズムに従って制
御するための制御回路ＬＳＩチップである。

【００１６】図２(a) (b) は、図１の具体的なシステム
構成例であるＬＳＩメモリカードの斜視図と平面図であ
る。ここでは、カード本体３に４個のＥＥＰＲＯＭチッ
プ１と１個の制御回路ＬＳＩチップ２を搭載している。
４が外部端子である。

【００１７】図３は、本実施例におけるＮＡＮＤセル型
ＥＥＰＲＯＭの構成を示している。メモリセルアレイ２
１に対して、データ書込みおよび読出しを行うためにビ
ット線制御回路２６が設けられている。このビット線制
御回路２６はデータ入出力バッファ２５につながる。制
御ゲート制御回路２３は、メモリセルアレイ２１のロウ
デコーダ２２によって選択される制御ゲート線にデータ
書込み，消去，読出しおよびベリファイの各動作に対応
して所定の制御信号を出力するものである。基板電位制
御回路２４はセルが構成されるｐ型ウェルを通常は０
Ｖ，消去時にＶpp（〜２０Ｖ）に制御するものである。
入力されたアドレスはアドレスバッファ２８を通してロ
ウデコーダ２２およびカラムデコーダ２７に伝達され
る。

【００１８】図４（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図５（ａ）（ｂ）はそれぞれ図４（ａ）のＡ−Ａ′およ
びＢ−Ｂ′断面図である。素子分離酸化膜１２で囲まれ
たｐ型シリコン基板（またはｐ型ウェル）１１に複数の
ＮＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明するとこの実施
例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続されて
一つのＮＡＮＤセルを構成している。メモリセルはそれ
ぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート
１４（１４1 ，１４2 ，…，１４8 ）が形成され、この
上に層間絶縁膜１５を介して制御ゲート１６（１６1 ，
１６2 ，…，１６8 ）が形成されて、構成されている。
これらのメモリセルのソース，ドレインであるｎ型拡散
層１９は隣接するもの同志共用する形で、メモリセルが
直列接続されている。ＮＡＮＤセルのドレイン側，ソー
ス側には夫々、メモリセルの浮遊ゲート，制御ゲートと
同時に形成された選択ゲート１４9 ，１６9 ，および１
４10，１６10が設けられている。素子形成された基板上
はＣＶＤ酸化膜１７により覆われ、この上にビット線１
８が配設されている。ビット線１８はＮＡＮＤセルの一
端のドレイン側拡散層１９にはコンタクトさせている。

【００１９】行方向に並ぶＮＡＮＤセルの制御ゲート１
６は共通に制御ゲート線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 と
して配設されている。これら制御ゲート線はワード線と
なる。選択ゲート１４9 ，１６9 ，および１４10，１６
10もそれぞれ行方向に連続的に選択ゲート線ＳＧ1 ，Ｓ
Ｇ2 として配設されている。図６は、この様なＮＡＮＤ
セルがマトリクス配列されたメモリセルアレイの等価回
路を示している。

【００２０】図７は図３の中のビット線制御回路２６の
具体的な構成を示している。センスアップ兼データラッ
チ回路としてＥタイプｐチャネルＭＯＳトランジスタＱ
p1，Ｑp2，Ｑp3，Ｑp4およびＥタイプｎチャネルＭＯＳ
トランジスタＱn1，Ｑn2，Ｑn3，Ｑn4により構成される
ＣＭＯＳフリップフロップを有する。Ｅタイプｎチャネ
ルＭＯＳトランジスタＱn5，Ｑn6はアドレスによって選
ばれるカラム選択信号ＣＳＬｉによってオン，オフしデ
ータ入出力線ＩＯ，／ＩＯとこのセンスアンプ兼データ
ラッチ回路の間のデータの転送を制御するためのもので
ある。

【００２１】ＥタイプｎチャネルＭＯＳトランジスタＱ
n7はセンスアンプ兼データラッチ回路とビット線ＢＬｉ
のデータ転送を制御するトランスファゲートである。読
み出し時にはクロックφCDが“Ｈ”、また書込み時には
クロックφCDはＶM （〜１０Ｖ）となって、このＭＯＳ
トランジスタＱn7によりデータの転送が行われる。

【００２２】ＥタイプｐチャネルＭＯＳトランジスタＱ
p5は、ビット線プリチャージ用トランジスタである。制
御信号／ＰＲＥが“Ｌ”になることでこのＭＯＳトラン
ジスタＮp5がオンとなり、ビット線ＢＬｉをＶcc＝５Ｖ
にプリチャージする。

【００２３】ＥタイプｎチャネルＭＯＳトランジスタＱ
n8は、リセット用トランジスタである。制御信号ＲＥＳ
ＥＴが“Ｈ”になることによって、このＭＯＳトランジ
スタＱn8がオンし、ビット線ＢＬｉを接地電位にリセッ
トする。

【００２４】ＤタイプｎチャネルＭＯＳトランジスタＱ
D1は、高電位がメモリセルに印加されるデータ消去の時
にトランジスタＱp5，Ｑn8に高電位が印加されないよう
にするためのもので、クロックφCUを“Ｌ”にすること
でＭＯＳトランジスタＱD1がオフになってＭＯＳトラン
ジスタＱp5，Ｑn8には高電位が印加されなくなる。

【００２５】次に、図７の制御回路の各モードによる動
作を説明する。データ読み出し時には、クロックφA1，
φB1が“Ｈ”、クロックφA2，φB2が“Ｌ”となってフ
リップフロップは非動作状態である。このときカラム選
択信号ＣＳＬｉは“Ｌ”、クロックφCDは“Ｈ”、クロ
ックφCUは“Ｈ”、制御信号／ＰＲＥは“Ｈ”、ＲＥＳ
ＥＴは“Ｌ”でり、ＶBTはＶccである。つぎに、制御信
号／ＰＲＥが“Ｌ”となってビット線ＢＬｉはＶccにプ
リチャージされる。制御信号／ＰＲＥが“Ｈ”となって
ビット線ＢＬｉがフローティング状態になったら、ワー
ド線を所定の電位にしてメモリセルのデータを読み出
す。データによってビット線ＢＬｉは“Ｈ”か“Ｌ”と
なる。クロックφA2を“Ｈ”，φB1を“Ｌ”とすると、
もしビット線ＢＬｉが“Ｈ”ならばデータがラッチされ
る。またその後、クロックφA1を“Ｌ”，φB2を“Ｈ”
とすると、もしビット線ＢＬｉが“Ｌ”なら、データが
この時ラッチされる。カラム選択信号ＣＳＬｉを“Ｈ”
とすることで、データは入出力線ＩＯ，／ＩＯに転送さ
れる。

【００２６】データ書き込み時には、まずクロックφCD
が“Ｌ”となって、ビット線ＢＬｉとフリップフロップ
が切り離される。ついでカラム選択信号ＣＳＬｉがアド
レス信号によって選ばれ、データがラッチされる。１ペ
ージ分のデータがラッチされると、クロックφCDが
“Ｈ”となる。クロックφCDとＶBTが電源電位Ｖccから
中間電位ＶM となって、データによってビット線はＶM
か０Ｖとなる。書き込みが終了すると、ＶBTとφCDはＶ
ccとなり、φA1，φB1が“Ｈ”、φA2，φB2が“Ｌ”と
なり、さらにＲＥＳＥＴが“Ｈ”となってリセットされ
る。データ消去時には、クロックφCUとφCDが“Ｌ”と
なり、ビット線ＢＬｉからビット線制御回路は切り離さ
れる。

【００２７】図８および図９は、図３の中のロウデコー
ダ２２の部分の具体的な構成を示す図である。図８にお
いて、ＮＡＮＤゲートＧ1 により、アドレスａｉとイネ
ーブル信号ＲＤＥＮＢによって１つのＮＡＮＤセルブロ
ックが選ばれる。ゲートＧ1の出力は、インバータＩ1
を介し、ＥタイプｎチャネルＭＯＳトランジスタＱn9と
ＥタイプｐチャネルＭＯＳトランジスタＱp6からなるト
ランスファゲートを介してノードＮ1 に接続され、また
インバータを介さずＥタイプｎチャネルＭＯＳトランジ
スタＱn10 とＥタイプｐチャネルＭＯＳトランジスタＱ
p7からなるトランスファゲートを介してノードＮ1 に接
続されている。これらの転送経路は、制御信号ＥＲＡＳ
Ｅ，／ＥＲＡＳＥによって、読み出し，書き込みの場合
と、消去の場合に応じて選択される。

【００２８】ＤタイプｎチャネルＭＯＳトランジスタＱ
D3，ＱD6はそれぞれ、ノードＮ1 ，Ｎ3 を昇圧するため
のものである。ＩタイプｎチャネルＭＯＳトランジスタ
ＱI1、ＥタイプｎチャネルＭＯＳトランジスタＱn11 ，
Ｑn12 で構成される回路は、高電位ＶppをノードＮ3 に
転送するためのポンプ回路である。Ｄタイプｎチャネル
ＭＯＳトランジスタＱD2，ＱD4，ＱD5はそれぞれノード
Ｎ5とＮ1 ，Ｎ1 とＮ2 ，Ｎ2 とＮ3 を電気的に分離す
るためのものである。

【００２９】図９において、ＥタイプｎチャネルＭＯＳ
トランジスタＱn14，Ｑn16 ，Ｑn18 ，Ｑn20 ，Ｑn22
，Ｑn24 ，Ｑn26 ，Ｑn28 ，Ｑn30 ，Ｑn32 は選択ゲ
ートおよび制御ゲートを選択的に接地するためのもので
ある。またＥタイプｎチャネルＭＯＳトランジスタＱn1
3 ，Ｑn15 ，Ｑn17 ，Ｑn19 ，Ｑn21 ，Ｑn23 ，Ｑn2
5，Ｑn27 ，Ｑn29 ，Ｑn31 は、図３中の制御ゲート制
御回路２３の出力をそれぞれ、選択ゲートＳＧ1 ，ＳＧ
2 、制御ゲートＣＧ1 〜ＣＧ8 に選択的に転送するため
のものである。図８および図９のデコーダ回路部の各モ
ードにおける動作を次に説明する。

【００３０】データ読み出し時には、消去信号ＥＲＡＳ
Ｅは“Ｌ”，／ＥＲＡＳＥは“Ｈ”である。アドレス信
号ａｉとイネ−ブル信号ＲＤＥＮＢが“Ｈ”となって選
択された場合、ノードＮ5 ，Ｎ1 ，Ｎ2 ，Ｎ3 はＶcc、
ノードＮ4 は０Ｖとなる。このときクロックφL は
“Ｈ”である。この後、クロックφL が“Ｌ”となり、
さらにクロックφB が“Ｈ”となると、ノードＮ1 とＮ
3 は電源Ｖccより高い電位（Ｖcc＋Ｖth）となり、所望
の読出し電圧が選択ゲートＳＧ1 ，ＳＧ2 および制御ゲ
ートＣＧ1 〜ＣＧ8 に出力される。例えば、制御ゲート
ＣＧ2 が選択された場合、ＳＧ1 ，ＳＧ2 ，ＣＧ1 ，Ｃ
Ｇ3 〜ＣＧ8 はＶcc、ＣＧ2 は０Ｖとなる。ベリファイ
読み出しの場合には、選択された制御ゲートＣＧ2 は
０．５Ｖとなる。

【００３１】データ書込みの場合、ＥＲＡＳＥは
“Ｌ”、／ＥＲＡＳＥは“Ｈ”である。従って、読み出
しと同様選択されたブロックでは、ノードＮ1 ，Ｎ2 ，
Ｎ3 ，Ｎ5はＶcc、ノードＮ4 は０Ｖである。この後リ
ングオシレータの出力φR が出力されると、選択された
ブロックのノードＮ1 ，Ｎ2 ，Ｎ3 ，Ｎ5 はＶpp（〜２
０Ｖ）となる。この後クロックφL が“Ｌ”となり、ク
ロックφBが“Ｈ”となって、ノードＮ1 ，Ｎ3 はＶpp
＋Ｖthとなり、選択ゲートＳＧ1 ，ＳＧ2 ，制御ゲート
ＣＧ1 〜ＣＧ8 に所望の電位が出力される。例えば、制
御ゲートＣＧ3 が選択された場合、ＳＧ1 はＶM （〜１
０Ｖ），ＣＧ1 ，ＣＧ2はＶM ，ＣＧ3 はＶpp，ＣＧ4
〜ＣＧ8 はＶM ，ＳＧ2 は０Ｖとなる。

【００３２】データ消去の場合は、消去信号ＥＲＡＳＥ
が“Ｈ”，／ＥＲＡＳＥが“Ｌ”となる。これにより選
択されたブロックのノードＮ1 ，Ｎ2 ，Ｎ3 ，Ｎ5 は０
Ｖ、ノードＮ4 はＶccとなり、選択ゲートＳＧ1 ，ＳＧ
2 ，制御ゲートＣＧ1 〜ＣＧ8 は０Ｖとなる。非選択ブ
ロックでは書き込み時と同様に、ノードＮ1 ，Ｎ3 がＶ
pp＋Ｖthとなり、選択ゲートＳＧ1 ，ＳＧ2および制御
ゲートＣＧ1 〜ＣＧ8はＶppとなる。

【００３３】以上の動作に於いて、セルが形成されるｐ
型ウェルに与えられる電位Ｖwellは、図３中の基板電位
制御回路２７の出力により制御される。これにより、ｐ
型ウェル電位Ｖwellは、データ消去の時のみＶppとな
り、それ以外は０Ｖに保たれる。

【００３４】以上のような構成と基本動作モードを持つ
ＮＡＮＤセル型ＥＥＰＲＯＭを持つ図１のシステムにお
いては、基本的に図１０に示すアルゴリズムによってデ
ータ書込みと書込み状態の確認（ベリファイ）動作が行
われる。ここでは、一本の制御ゲート線に沿う５１２個
のメモリセル（すなわちカラムアドレス０〜５１１）を
１ページとして、単位書込み時間を４０μsec に設定し
て、ページモードでデータ書込みとベリファイ動作を繰
り返す場合の１ページ分のデータ書込み基本アルゴリズ
ムを示している。

【００３５】まず、データ書込み回数を示すＮがＮ＝１
に設定され、ページ内の読出しアドレスが０に設定され
（Ｓ1)、書込みモード設定（Ｓ2 ）、１ページ分のデー
タ設定（Ｓ3 ）を経て、４０μsec の書込みパルスで１
ページ分のデータ書込みが行われる（Ｓ4 ）。

【００３６】書込みが終了すると、書込みベリファイモ
ードに設定され（Ｓ5）、１ページ内のデータが順次読
出されて書込み状態が十分であるか否かが確認される
（Ｓ7）。書込みが不十分であれば、Ｎ＞１００である
か否かが判定され（Ｓ8 ）、ＮＯであればＮがステップ
アップされ（Ｓ9 ）、ページ内アドレスが０に再設定さ
れて（Ｓ10）、再び書込み（Ｓ2 ，Ｓ3 ，Ｓ4 ）とベリ
ファイ動作（Ｓ5 ，Ｓ6）が繰り返される。この様に１
回の書込み時間を短くして小刻みに書込みとベリファイ
動作が繰り返される。

【００３７】ベリファイ動作でデータ書込み状態が十分
である事が確認されると、ページ内アドレスが５１１に
達しているか否かが判断され（Ｓ11）、ＮＯであれば、
読出しアドレスがステップアップされ（Ｓ2 ）、次のア
ドレスについて同様にベリファイ読出し動作が繰り返さ
れる。

【００３８】以上の動作を繰り返して、１ページ分，５
１２個のメモリセルのデータ書込みがすべて十分である
ことが確認されると（Ｓ11）、ベリファイ読出しモード
が解除されて（Ｓ13）、１ページ分のデータ書込みが終
了する。

【００３９】データ書込みを１００回繰り返してもデー
タ書込みが終了しない場合には（Ｓ8 ）、メモリセルに
何等かの異常があるものとみなして、ベリファイ読出し
モードが解除されて（Ｓ14）、書込み終了となる。

【００４０】図１１は、図１０のアルゴリズムを基本と
して、１ブロック（８ＮＡＮＤセルの場合、ページ番号
０から８まで）についてデータ書込みとベリファイを行
う場合のアルゴリズムを示している。このアルゴリズム
は、ある任意のページのデータ書込みについての最初の
書込み時間を、前ページでのトータルの書込み時間に設
定すること、すなわちステップＳ25において、データ書
込み時間を単位書込み時間４０μsec に対して４０μse
c ×Ｎに設定することを特徴としている。Ｎは、前ペー
ジのトータルの書込み繰り返し回数として記憶されてい
る値（ただし、第１ページはＮ＝１）である。

【００４１】これは、ＥＥＰＲＯＭチップ内のメモリセ
ルのしきい値にプロセス変動があったとしても、チップ
間でのばらつきに対してチップ内の１ブロック内での変
動は少ないことを考慮した結果である。即ち、あるペー
ジについてｎ回のデータ書込みを要したとすれば、次の
ページについても同じように書込みを行えば同程度の書
込み回数が必要であることが当然予測されることから、
無用の書込みとベリファイ動作の繰返しを省略しようと
する趣旨である。

【００４２】まず、最初のページについて、Ｎ＝１、ペ
ージ番号＝０が設定され（Ｓ1 ）、図１０と同様にペー
ジ内読出しアドレス＝０の設定（Ｓ22）、書込みモード
の設定（Ｓ23）、１ページ分のデータ設定（Ｓ24）を経
て、データ書込みが行われる（Ｓ25）。この時、データ
書込み時間は、単位書込み時間を４０μsec として、４
０×Ｎ、したがって最初は、図１０のアルゴリズムと同
様に、書き込み時間は４０μsec である。

【００４３】データ書込みが終了すると、ベリファイモ
ードに設定され（Ｓ26）、順次データが読出され、書込
み状態が十分であるか否かが確認される（Ｓ28）。書込
みが不十分であれば、Ｎ＞１００であるか否かが判定さ
れ（Ｓ29）、ＮＯであればＮがステップアップされ（Ｓ
30）、ページ内アドレスが０に再設定されて（Ｓ31）、
再び１ページ分のデータが設定され（Ｓ32）、４０μse
c のデータ書込みが行われ（Ｓ33）、ベリファイ動作が
繰り返される（Ｓ26，Ｓ27，Ｓ28）。以上の繰り返し回
数Ｎは、カウンタ等に記憶されている。

【００４４】書込み状態が十分になったことが確認され
ると（Ｓ8 ）、ページ内読出しアドレスが５１１に達し
ているか否かが判定され、ＮＯであれぱ、読出しアドレ
スがステップアップされて（Ｓ35）、順次読出しベリフ
ァイが行われる。

【００４５】１ページ分のデータ書込みが終了すると、
ページ番号が７に達しているか否かが判定され（Ｓ3
6）、残りのページがある場合にはページ番号がステッ
プアップされて（Ｓ37）、再度ステップＳ22に戻る。そ
して、前ページと同様にデータ書込みとベリファイが行
われる。この時ステップ（Ｓ25）では、前ページでのト
ータルの書込み時間、すなわち前ページにおいてＮ回の
繰り返し書込みが行われた場合にはこれが記憶されてい
て、４０μsec ×Ｎが最初のデータ書込み時間として設
定される。それ以後、前ページと同様にデータ書込みと
ベリファイ動作が繰り返される。すべてのページのデー
タ書込みの終了が判定されると（Ｓ36）、ベリファイ読
出しモードが解除されて（Ｓ38）、１ブロックのデータ
書込みが終了する。

【００４６】データ書込み，ベリファイ動作がＮ＝１０
０回繰り返しても終了しない場合には（Ｓ29) 、図１０
と同様になんらかの異常があったものとみなして、ベリ
ファイ読出しモードが解除されて（Ｓ39）、書込み動作
終了となる。

【００４７】以上のようにしてこの実施例のＥＥＰＲＯ
Ｍシステムでは、前ページのデータ書込み回数を考慮し
て、次のページの最初のデータ書込み時間を設定するこ
とによって、無駄な書込みとベリファイの繰返しを省い
て、効率的にデータ書込みを行うことができ、最終的に
データ書き込みされたメモリセルのしきい値分布を所望
の範囲に設定することができる。

【００４８】以上の動作モードでの各部の電位関係をま
とめて、表１に示す。ここでは書込みおよび書込みベリ
ファイ時制御ゲート線ＣＧ2 が選ばれた場合について示
している。

【００４９】

【表１】

【００５０】なお実施例では、ベリファイ動作でのしき
い値評価基準を０．５Ｖとしたがこれは許容しきい値分
布との関係で、他の適当な値に設定することができる。
単位書込み時間４０μsec についても同様であり、例え
ば最終的にしきい値分布の最小値をより正確に設定しよ
うとするためには、１回の書込み時間をより短くして小
刻みに書込み／ベリファイ動作を繰り返すようにすれば
よい。図１０，図１１中のステップＳ10，Ｓ31は省略す
ることもできる。実施例では、トンネル注入を利用した
ＮＡＮＤセル型ＥＥＰＲＯＭについて説明したが、ホッ
トエレクトロン注入等他の方式を利用するＥＥＰＲＯＭ
であっても、本発明は有効である。その他本発明は、そ
の趣旨を逸脱しない範囲で種々変形して実施することが
できる。

【００５１】

【発明の効果】以上述べたように本発明によれば、前ペ
ージでの書込みに要した時間を考慮しながら書込みベリ
ファイ制御を行うことにより、効率的にデータ書込みを
可能として、最終的に書き込まれたメモリセルのしきい
値分布を所望の範囲内に収めることができるＥＥＰＲＯ
Ｍシステムを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＥＥＰＲＯＭシステム構成
を示す図。

【図２】同実施例のシステムをメモリカードに適用した
構成を示す図。

【図３】同実施例のＥＥＰＲＯＭの構成を示すブロック
図。

【図４】図３のメモリセルアレイの一つのＮＡＮＤセル
の平面図と等価回路図。

【図５】図４（ａ）のＡ−Ａ′およびＢ−Ｂ′断面図。

【図６】図３のメモリセルアレイの等価回路図。

【図７】図３のビット線制御回路の構成を示す図。

【図８】図３のロウデコーダ部の構成の一部を示す図。

【図９】同じく図３のロウデコーダ部の構成の残部を示
す図。

【図１０】同実施例のシステムの基本的書込みベリファ
イ・アルゴリズムを示す図。

【図１１】より具体的な書込みベリファイ・アルゴリズ
ムを示す図。

【符号の説明】

１…ＮＡＮＤセル型ＥＥＰＲＯＭ、２…制御回路、２１
…メモリセルアレイ、２２…ロウデコーダ、２３…制御
ゲート制御回路、２４…基板電位制御回路、２５…デー
タ入出力バッファ、２６…ビット線制御回路、２７…カ
ラムデコーダ、２８…アドレスバッファ。

【手続補正書】

【提出日】平成３年７月２５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項３】電気的書替え可能なメモリセルが配列され
た不揮発性メモリセルアレイと、このメモリセルアレイ
にデータを書込むためのデータ入力バッファおよびデー
タラッチと、前記メモリセルアレイのデータを読出すた
めのセンスアンプおよび出力バッファとを備えた不揮発
性半導体メモリにおいて、前記データラッチとセンスア
ンプを兼ねるデータラッチ兼センスアンプが、入力端子
がメモリセルアレイのビット線に接続される第１のクロ
ック信号同期式インバータと、入力端子と出力端子がそ
れぞれ前記第１のクロック信号同期式インバータの出力
端子と入力端子に接続された第２のクロック信号同期式
インバータとから構成されていることを特徴とする不揮
発性半導体メモリ。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】以上のように従来のＮＡＮＤセル型ＥＥＰ
ＲＯＭでは、データ書込みの際、メモリセルが転送ゲー
トとして作用することから制限される許容しきい値範囲
に収めることが難しい、という問題があった。また従来
のＥＥＰＲＯＭでは一般に、メモリセルにデータを書込
むためのデータラッチと、メモリセルのデータを読出す
センスアンプとが別々にメモリセルアレイを挟んで設け
られており、これが高集積化を阻害する一因となってい
た。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】本発明は、効率的なデータ書込みを行っ
て、しかも書込み状態のメモリセルのしきい値を所望の
範囲内に収める事を可能としたＥＥＰＲＯＭシステムを
提供することを目的とする。本発明はまた、データラッ
チとセンスアンプを兼用させて高集積化を図ったＥＥＰ
ＲＯＭを提供することを目的とする。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】

【課題を解決するための手段】本発明は、電気的書替え
可能で、かつデータ書込み状態を確認する書込みベリフ
ァイ制御回路を有するＥＥＰＲＯＭシステムであって、
１ページ分のメモリセルについて所定の単位書込み時間
を設定して同時にデータ書込みを行う手段と、データ書
込みがなされた１ページ分のメモリセル群について、書
込みベリファイ動作を行う手段と、１ページ分のメモリ
セル群に書込み不十分のメモリセルがある場合に、書込
み不十分のメモリセルがなくなるまで、同じページにつ
いて同じ単位書込み時間を設定してデータ書込みと書込
みベリファイ動作を繰り返す手段と、第ｉページのデー
タ書込みが終了した後、第ｉ＋１ページについて同様に
データ書込みと書込みベリファイ動作を繰り返す手段
と、第ｉ＋１ページのデータ書込みを行う際に、第ｉペ
ージのデータ書込みに要したトータル書込み時間を最初
のデータ書込み時間として設定する手段とを備えたこと
を特徴としている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】本発明はまた、不揮発性メモリセルアレイ
と、データ書き込みのためのデータ入力バッファおよび
データラッチと、データ読出しのためのセンスアンプお
よびデータ出力バッファとを有するＥＥＰＲＯＭにおい
て、データラッチとセンスアンプを兼用する回路とし
て、入力端子がメモリセルアレイのビット線に接続され
る第１のクロック信号同期式インバータと、入力端子と
出力端子がそれぞれ前記第１のクロック信号同期式イン
バータの出力端子と入力端子に接続された第２のクロッ
ク信号同期式インバータとから構成されたデータラッチ
兼センスアンプを有することを特徴とする。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】このようなデータ書込みと書込みベリファ
イ動作においては、単位書込み時間が予め設定される
が、第ｉページのデータ書込みが終了した後に第ｉ＋１
ページのデータ書込みを行う場合には、第ｉページのデ
ータ書込みに要したトータル書込み時間が最初のデータ
書込み時間として設定される。この様に前ページの書込
みに要したトータル時間を最初のデータ書込み時間とし
て、その後データ書込みとベリファイ動作を前ページと
同様に行うことによって、無駄なベリファイ動作の繰り
返しを省くことができる。したがって本発明によれば、
データ書込みが極めて効率よく行われ、最終的にデータ
書込みが終了した後に全メモリセルのしきい値分布を所
望の範囲に収めることができる。本発明に係るＥＥＰＲ
ＯＭではまた、データラッチとセンスアンプが二つのク
ロック信号同期式インバータを組み合わせたデータラッ
チ兼センスアンプとしてとして構成され、したがってＥ
ＥＰＲＯＭの高集積化が図られる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】図７は図３の中のビット線制御回路２６の
具体的な構成を示している。センスアップ兼データラッ
チ回路としてＥタイプｐチャネルＭＯＳトランジスタＱ
ｐ１，Ｑｐ２，Ｑｐ３，Ｑｐ４およびＥタイプｎチャネ
ルＭＯＳトランジスタＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｎ４
により構成されるＣＭＯＳフリップフロップを有する。
より具体的に説明すれば、ｐチャネルＭＯＳトランジス
タＱｐ１，Ｑｐ２とｎチャネルＭＯＳトランジスタＱｎ
１，Ｑｎ２の部分は、入力端子がトランスファゲートＱ
ｎ７を介してビット線ＢＬｉに接続される第１のクロッ
ク信号同期式インバータを構成し、ｐチャネルＭＯＳト
ランジスタＱｐ３，Ｑｐ４とｎチャネルＭＯＳトランジ
スタＱｎ３，Ｑｎ４の部分は、その入力端子と出力端子
がそれぞれ第１のクロック同期式インバータの出力端子
と入力端子に接続された第２のクロック信号同期式イン
バータを構成している。これら第１，第２のクロック信
号同期式インバータが共に活性化された時には、データ
ラッチとしてのフリップフロップ動作が行われることに
なる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】データ書き込み時には、まずクロックφＣ
Ｄが“Ｌ”となって、ビット線ＢＬｉとフリップフロッ
プが切り離される。ついでカラム選択信号ＣＳＬｉがア
ドレス信号によって選ばれ、データがラッチされる。ビ
ット線ＢＬｉ（ｉ＝１，２，…，ｍ）で１ページ分のデ
ータがラッチされると、クロックφＣＤが“Ｈ”とな
る。クロックφＣＤとＶＢＴが電源電位Ｖｃｃから中間
電位ＶＭ（〜１０Ｖ）となって、データによってビット
線はＶＭかＯＶとなる。書き込みが終了すると、ＶＢＴ
とφＣＤはＶｃｃとなり、φＡ１，φＢ１が“Ｈ”、φ
Ａ２，φＢ２が“Ｌ”となり、さらにＲＥＳＥＴが
“Ｈ”となってリセットされる。データ消去時には、ク
ロックφＣＵとφＣＤが“Ｌ”となり、ビット線ＢＬｉ
からビット線制御回路は切り離される。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】

【発明の効果】以上述べたように本発明によれば、前ペ
ージでの書込みに要した時間を考慮しながら書込みベリ
ファイ制御を行うことにより、効率的にデータ書込みを
可能として、最終的に書き込まれたメモリセルのしきい
値分布を所望の範囲内に収めることができるＥＥＰＲＯ
Ｍシステムを提供することができる。また本発明によれ
ば、データラッチとセンスアンプを、二つのクロック信
号同期式インバータを用いてデータラッチ兼センスアン
プ回路として構成することにより、ＥＥＰＲＯＭの高集
積化を図ることができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 住原 英樹 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 斉藤 伸二 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (2)

【特許請求の範囲】
1. 【請求項１】電気的書替え可能で、かつデータ書込み状
   態を確認する書込みベリファイ制御回路を有する不揮発
   性半導体メモリを用いたシステムにおいて、 １ページ分のメモリセルについて所定の単位書込み時間
   を設定して同時にデータ書込みを行う手段と、 データ書込みがなされた１ページ分のメモリセル群につ
   いて、書込みベリファイ動作を行う手段と、 １ページ分のメモリセル群に書込み不十分のメモリセル
   がある場合に、書込み不十分のメモリセルがなくなるま
   で、同じページについて同じ単位書込み時間を設定して
   データ書込みと書込みベリファイ動作を繰り返す手段
   と、 第ｉページのデータ書込みが終了した後、第ｉ＋１ペー
   ジについて同様にデータ書込みと書込みベリファイ動作
   を繰り返す手段と、 第ｉ＋１ページのデータ書込みを行う際に、第ｉページ
   のデータ書込みに要したトータル書込み時間を最初のデ
   ータ書込み時間として設定する手段と、を備えたことを
   特徴とする不揮発性半導体メモリシステム。
2. 【請求項２】前記不揮発性半導体メモリは、 半導体基板上に電荷蓄積層と制御ゲートが積層形成さ
   れ、電荷蓄積層と基板の間の電荷の授受により電気的書
   替えを可能としたメモリセルが複数個ずつ直列接続され
   てＮＡＮＤセルを構成してマトリクス配列され、１本の
   制御ゲートを共有する複数のメモリセルを１ページとす
   るメモリセルアレイと、 前記メモリセルアレイのビット線に書込みデータを与え
   るデータ入力バッファおよびデータラッチ回路と、 前記メモリセルアレイのビット線データを読出すセンス
   アンプ回路およびデータ出力バッファと、 前記メモリセルアレイにデータ書込みを行った後に、書
   込み状態を確認するためのベリファイ電位を順次選択さ
   れた制御ゲート線に印加してデータ読出しを行う制御ゲ
   ート制御回路と、を有することを特徴とする請求項１記
   載の不揮発性半導体メモリシステム。