JP4273478B2 - フラッシュメモリ素子における記憶情報の消去方法 - Google Patents

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  • Non-Volatile Memory (AREA)
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  • Semiconductor Memories (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子における記憶情報の消去方法に係り、特にソースに接地電位を印加しドレインに５Ｖを印加した状態で、ゲートに高電圧から低電圧に段階的なバイアス電圧を印加することによるホットホール注入によって、フラッシュメモリ素子に記憶されている情報を消去する方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子に記憶されている情報は、ホットキャリア注入方法を用いてフローティングゲートに電子を貯えてプログラム動作を行ない、ＦＮトンネリング方法を用いて、フローティングゲートに貯えられた電子をソースまたはバルクに放出させることによって消去されている。
【０００３】
フラッシュメモリ素子の一般的なプログラム方法は、図１に示すように、ゲート端子に１０Ｖ程度のポジティブ高電圧を印加し、ドレイン端子に約５Vの電圧を印加し、ソース端子はフローティングさせる。このようなバイアス電圧を印加すると、ホットキャリア注入(hot carrier injection)によって、ソースの電子がフローティングゲートに注入され、プログラム動作が行なわれる。このようなホットキャリア注入方法を用いたプログラム方法では、１バイトをプログラムするのに約７μｓ程度の時間がかかる。
【０００４】
フラッシュメモリ素子における記憶情報を消去するための従来の方法では、図２に示されたセルの概略断面図から分かるように、ゲート端子に−９Ｖのネガティブ高電圧を印加し、ソース端子及びドレイン端子をフローティングさせ、基板に９Ｖ程度のポジティブ高電圧を印加する。このようなバイアス電圧を印加すると、ＦＮトンネリングによってフローティングゲートに貯えられた電子がソースまたはバルクに放出されるため、消去動作が行なわれる。
【０００５】
前記ＦＮトンネリング方法を用いた消去方法は、１セクタを消去させるために１秒程度の長い時間を必要とする。また、特定ビットのデータを「０」から「１」状態に変化させるために５１２Ｋセルを全て「１」状態に消去させた後、さらに特定ビットを「０」状態にプログラムしなければならないという短所がある。すなわち、バイト消去が不可能なので、実装に一層多くの時間がかかる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ホットホール注入方法を用いて消去を行なうことにより、バイト単位で記憶情報の消去を行なうことができるフラッシュメモリ素子における記憶情報の消去方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の消去方法では、ソースに接地電位を印加し、ドレインに第１電圧を印加した状態で、フローティングゲートバイアス電圧が、ホットホール注入条件の第２電圧ないし第３電圧を維持するように、ゲートバイアス電圧を段階的に低下させながら印加することによるホットホール注入によって消去を行なう。この際、前記ゲートバイアス電圧は、カップリング比に応じて調節されることが望ましい。
【０００８】
【発明の実施の形態】
以下、添付図に基づいて本発明に係る実施の形態を詳細に説明する。図３は、ドレインバイアス電圧によるゲートバイアス電圧とゲート電流との関係を示すグラフであり、本発明の原理を説明するためのものである。
【０００９】
このグラフは、フラッシュメモリ素子ではない一般的なトランジスタのゲートに適用された例である（１９８２年ＩＥＥＥから抜粋）。図３に示すように、チャネルホットエレクトロン（Ｃ.Ｈ.Ｅ）は、ゲート電圧(Vg)とドレイン電圧(Vd)がほぼ同一の時に発生し、ドレインアバランシェホットエレクトロン（エレクトロンで表示）は、ドレインバイアス電圧に関係なく、ゲート電圧が３〜４Ｖの時に発生する。また、ドレインアバランシェホットホール（ホールで表示）は、ドレインバイアス電圧に関係なくゲート電圧が１.８Ｖの時に発生する。
【００１０】
したがって、本発明に係るフラッシュメモリ素子のフローティングゲートにホットホールを注入するためには、前記のようにフローティングゲート電圧は、１.８Ｖ（第２電圧）〜２.０Ｖ（第３電圧）程度を維持することが必要である。
【００１１】
まず、前述のような原理をフラッシュメモリ素子のプログラム方法に適用する方法について、図１を再度使用して説明する。
【００１２】
フラッシュメモリ素子は、ホットエレクトロン注入方法によってプログラムされる。ホットエレクトロンを注入してプログラム動作を行なうためには、ゲートバイアス電圧とドレインバイアス電圧がほぼ同一でなければならない。ところが、フラッシュメモリ素子の駆動方法は、フローティングゲートバイアス電圧によって決定される。このフローティングゲートバイアス電圧は、セルのカップリング比によって左右される。
【００１３】
例えば、セルのカップリング比を０.５５と仮定した時、プログラムを行なうためのゲートバイアス電圧は９Ｖ、ドレインバイアス電圧は５Ｖであり、実際のフローティングゲートバイアス電圧は、ゲートバイアス電圧にカップリング比を掛けた値なので、約５Ｖである。したがって、フローティングゲートバイアス電圧とドレインバイアス電圧がほぼ同一であるため、ホットエレクトロンがフローティングゲートに注入される。この注入によって、完全にプログラムされた場合、フローティングゲートバイアス電圧は約−２Ｖ程度となる。
【００１４】
図４（ａ）ないし図４（ｃ）は、本発明に係るフラッシュメモリ素子における記憶情報の消去方法を説明するためのセルの概略断面図であり、ゲートバイアス電圧を段階的に低下させながら印加して、記憶情報を消去することを説明するための図である。
【００１５】
図４（ａ）の場合、セルのカップリング比を０.５５と仮定し、ソースに接地電位を印加した状態でゲートに７Ｖ、ドレインに５Ｖ（第１電圧）のバイアス電圧を印加すると、フローティングゲートバイアス電圧は３.８５Ｖとなる。ところが、初期状態がプログラム状態なので、フローティングゲートに蓄電された電圧−２Ｖを勘案すると、フローティングゲートバイアス電圧は１.８５Ｖになる。これは図３で説明したように、ホットホールが発生する条件となって、フローティングゲートにホットホールが注入されて記憶情報が消去された状態となる。
【００１６】
ところで、ホットホールが注入されるにつれてフローティングゲートの電位が段々高くなるので、ゲートバイアス電圧も調整しなければならない。すなわち、消去動作を行なう時、図４（ｂ）及び図４（ｃ）に示すように、ゲートバイアス電圧をそれぞれ５Ｖ及び３Ｖに下げて印加しなければならない。
【００１７】
図４（ｂ）は、ゲートバイアス電圧を５Ｖに下げて印加する場合である。これにより、フローティングゲートバイアス電圧は２.７５Ｖになる。一方、フローティングゲートの電位は初期の−２Ｖから−０.９Ｖに上昇するため、これを勘案すると、フローティングゲートバイアス電圧は１.８５Ｖになる。
【００１８】
図４（ｃ）は、ゲートバイアス電圧を３Ｖに下げて印加する場合である。これにより、フローティングゲートバイアス電圧は１.６５Ｖになる。一方、フローティングゲートの電位は０.２Ｖに上昇するため、これを勘案すると、フローティングゲートバイアス電圧は１.８５Ｖになる。
【００１９】
このように本発明に係るフラッシュメモリ素子における記憶情報の消去方法では、フローティングゲートの電圧が、ホットホール注入条件である約１.８〜２Ｖのバイアス電圧を維持するようにする。これはセルのカップリング比に応じて、ゲートに印加するバイアス電圧を変化させる必要があることを意味する。
【００２０】
【発明の効果】
上述のように、本発明の方法では、ＦＮトンネリング方法ではなく、ホットホール注入方法によってフラッシュメモリ素子の記憶情報を消去するので、消去時間を短縮することができ、また、バイト単位の消去が可能である。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリ素子のプログラム方法を説明するためのセルの概略断面図である。
【図２】従来のフラッシュメモリ素子における記憶情報の消去方法を説明するためのセルの概略断面図である。
【図３】ドレインバイアス電圧とゲートバイアス電圧とゲート電流との関係を示すグラフである。
【図４】本発明に係るフラッシュメモリ素子における記憶情報の消去方法を説明するためのセルの概略断面図で、（ａ）はゲート電圧が７Ｖ、（ｂ）は同じく５Ｖ、（ｃ）は同じく３Ｖの場合である。

Claims (2)

  1. フラッシュメモリ素子における記憶情報の消去方法において、
    ソースに接地電位を印加し、ドレインに第１電圧を印加した状態で、フローティングゲートバイアス電圧が、ホットホール注入条件の第２電圧ないし第３電圧を維持するように、ゲートバイアス電圧を段階的に低下させながら印加することにより、ホットホール注入を行なうことを特徴とするフラッシュメモリ素子における記憶情報の消去方法。
  2. 前記ゲートバイアス電圧を、カップリング比に応じて調節することを特徴とする請求項１に記載のフラッシュメモリ素子における記憶情報の消去方法。
JP2000394109A 1999-12-28 2000-12-26 フラッシュメモリ素子における記憶情報の消去方法 Expired - Lifetime JP4273478B2 (ja)

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* Cited by examiner, † Cited by third party
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW519734B (en) * 2001-12-04 2003-02-01 Macronix Int Co Ltd Programming and erasing methods of non-volatile memory having nitride tunneling layer
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
US20060044899A1 (en) * 2004-08-27 2006-03-02 Ellis Robert W Method and apparatus for destroying flash memory
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7532027B2 (en) * 2007-09-28 2009-05-12 Adtron, Inc. Deliberate destruction of integrated circuits

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US5357476A (en) * 1993-06-01 1994-10-18 Motorola, Inc. Apparatus and method for erasing a flash EEPROM

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7795694B2 (en) 2004-11-09 2010-09-14 Fujitsu Limited Quantum device, manufacturing method of the same and controlling method of the same

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