KR20010061514A - 플래쉬 메모리 소자의 소거 방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 소거 방법에 관한 것으로, 소오스에 접지 전위를 인가하고, 드레인에 5V를 인가한 상태에서 게이트에 고전압에서 저전압으로 단계적인 바이어스를 인가하여 핫 홀 주입 방법에 의해 소거를 실시하되, 상기 플래쉬 메모리 소자의 플로팅 게이트 바이어스는 핫 홀 주입 조건인 1.8 내지 2V를 유지하도록 하고, 상기 게이트 바이어스는 커플링비에 따라 인가되는 바이어스를 조절함으로써 소거 시간을 단축시킬 수 있고, 바이트 단위의 소거가 가능한 플래쉬 메모리 소자의 소거 방법이 제시된다.

Description

플래쉬 메모리 소자의 소거 방법{Method of erasing a flash memory device}
본 발명은 플래쉬 메모리 소자의 소거 방법에 관한 것으로, 특히 소오스에 접지 전위를 인가하고, 드레인에 5V를 인가한 상태에서 게이트에 고전압에서 저전압으로 단계적인 바이어스를 인가하여 핫 홀 주입 방법에 의해 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 핫 캐리어 인젝션 방법을 이용하여 플로팅 게이트에 전자를 저장시켜 프로그램 동작을 수행하고, F-N 터널링 방법을 이용하여 플로팅 게이트에 저장된 전자를 소오스 또는 벌크로 방출시켜 소거 동작을 수행한다.
플래쉬 메모리 소자의 일반적인 프로그램 방법은 도 1에 도시된 바와 같이 게이트 단자에 10V 정도의 포지티브 고전압을 인가하고, 드레인 단자에 약 5V의 전압을 인가하며, 소오스 단자는 플로팅시킨다. 이와 같은 바이어스를 인가하면 핫 캐리어 인젝션(hot carrier injection)에 의해 소오스의 전자가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행된다. 상기와 같은 핫 캐리어 인젝션 방법을 이용한 프로그램 방법은 1바이트를 프로그램하기 위해 약 7㎲ 정도의 시간이 소요된다.
플래쉬 메모리 소자를 소거하기 위한 종래의 방법으로는 도 2에 도시된 셀의 개략도에서 알 수 있듯이 게이트 단자에 -9V의 네가티브 고전압을 인가하고, 소오스 단자 및 드레인 단자는 플로팅시키며, 기판에 9V 정도의 포지티브 고전압을 인가한다. 이와 같은 바이어스를 인가하면 F-N 터널링에 의해 플로팅 게이트에 저장된 전자가 소오스 또는 벌크로 방출됨으로써 소거 동작이 수행된다.
상기와 같은 F-N 터널링 방법을 이용한 소거 방법은 1 섹터를 소거시키기 위해 1초 정도의 긴 시간을 필요로 한다. 또한, 특정 비트의 데이터를 "0"에서 "1" 상태로 변화시키기 위해서 512K 셀을 모두 "1" 상태로 소거시킨 후 다시 특정 비트를 "0" 상태로 프로그램해야 하는 단점이 있다. 즉, 바이트 소거가 불가능하므로 실장에서 더욱 많은 시간을 필요로 한다.
따라서, 본 발명은 핫 홀 인젝션 방법을 이용하여 소거를 실시함으로써 바이트 단위로 소거 동작을 실시할 수 있는 플래쉬 메모리 소자의 소거 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 소오스에 접지 전위를 인가하고, 드레인에 5V를 인가한 상태에서 게이트에 고전압에서 저전압으로 단계적인 바이어스를 인가하여 핫 홀 주입 방법에 의해 소거를 실시하되, 상기 플래쉬 메모리 소자의 플로팅 게이트 바이어스는 핫 홀 주입 조건인 1.8 내지 2V를 유지하도록 하고, 상기 게이트 바이어스는 커플링비에 따라 인가되는 바이어스를 조절하는 것을 특징으로 한다.
도 1은 일반적인 플래쉬 메모리 소자의 프로그램 방법을 설명하기 위한 셀의 개략도.
도 2는 종래의 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 셀의 개략도.
도 3은 드레인 바이어스에 따른 게이트 바이어스와 게이트 전류의 관계를 나타낸 그래프.
도 4(a) 내지 도 4(c)는 본 발명에 따른 플래쉬 메모리 소자의 소거 방법을 설명하기 위해 순차적으로 도시한 셀의 개략도.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 드레인 바이어스에 따른 게이트 바이어스와 게이트 전류의 관계를 도시한 그래프로서, 본 발명의 원리를 설명하기 위한 것이다.
상기 그래프는 플래쉬 메모리 소자가 아닌 일반적인 트랜지스터의 게이트에 적용된 예이다(1982년 IEEE에서 발췌). 도시된 바와 같이 채널 핫 전자(C.H.E)는 게이트 전압과 드레인 전압이 동일할 때 발생되고, 드레인 애벌런치 핫 전자(electron으로 표시)는 드레인 바이어스에 관계없이 게이트 전압이 3∼4V일 때 발생되며, 드레인 애벌런치 핫 홀(hole로 표시)은 드레인 바이어스에 관계없이 게이트 전압이 1.8V일 때 발생된다.
따라서, 본 발명에 따른 플래쉬 메모리 소자의 플로팅 게이트에 핫 홀을 주입하기 위해서는 상기와 같이 플로팅 게이트 전압이 1.8∼2.0V 정도를 유지하여야 한다.
먼저, 상기와 같은 원리를 플래쉬 메모리 소자의 프로그램 방법에 적용하기 위해 도 1을 다시한번 사용하기로 한다.
플래쉬 메모리 소자는 핫 전자 주입 방법에 의해 프로그램된다. 핫 전자를 주입하여 프로그램 동작을 수행하기 위해서는 게이트 바이어스와 드레인 바이어스가 동일해야 한다. 그런데, 플래쉬 메모리 소자의 구동 방법은 플로팅 게이트 바이아스에 의해 결정된다. 이와 같이 플로팅 게이트 바이어스는 셀의 커플링비에 의해 좌우된다.
예를들어, 셀의 커플링비를 0.55라 가정했을 때, 프로그램을 수행하기 위한게이트 바이어스는 9V, 드레인 바이어스는 5V이므로 실제로 플로팅 게이트 바이어스는 게이트 바이어스에 커플링비를 곱한 값이므로 약 5V이다. 따라서, 플로팅 게이트 바이어스와 드레인 바이어스가 동일하기 때문에 핫 전자가 플로팅 게이트로 주입된다. 이때, 완전히 프로그램되었을 경우 플로팅 게이트 바이어스는 약 -2V 정도이다.
도 4(a) 내지 도 4(c)는 본 발명에 따른 플래쉬 메모리 소자의 소거 방법을 설명하기 위한 셀의 개략도로서, 게이트 바이어스를 순차적으로 감소시키며 인가하여 소거하는 것을 설명하기 위한 것이다.
도 4(a)를 참조하면, 셀의 커플링비를 0.55라고 가정했을 경우 소오스에 접지 전위를 인가한 상태에서 게이트에 7V, 드레인에 5V의 바이어스를 인가하면, 플로팅 게이트 바이어스는 3.85V가 된다. 그런데, 초기 상태가 프로그램 상태이므로 플로팅 게이트에 축전된 전압인 -2V를 감안하면, 플로팅 게이트 바이어스는 1.85V가 된다. 이는 도 3에서 설명된 바와 같이 핫 홀이 발생하는 조건이 되어 플로팅 게이트에 핫 홀이 주입되어 소거 상태로 된다.
그런데, 핫 홀이 주입되면서 플로팅 게이트의 전위가 점점 높아지므로 게이트 바이어스도 조정해주어야 한다. 즉 소거 동작을 수행할 때 도 4(b) 및 도 4(c)에 도시된 바와 같이 게이트 바이어스를 각각 5V 및 3V로 낮추어 인가하여야 한다.
도 4(b)를 참조하면, 게이트 바이어스를 5V로 낮추어 인가한다. 이에 의해 플로팅 게이트 바이어스는 2.75V가 된다. 그런데, 플로팅 게이트의 전위가 초기 -2V에서 -0.9V로 상승되기 때문에 이를 감안하면 플로팅 게이트 바이어스는 1.85V가 된다.
도 4(c)를 참조하면, 게이트 바이어스를 3V로 낮추어 인가한다. 이에 의해 플로팅 게이트 바이어스는 1.65V가 된다. 그런데, 플로팅 게이트의 전위가 0.2V로 상승되기 때문에 이를 감안하면 플로팅 게이트 바이어스는 1.85V가 된다.
상기와 같이 본 발명에 따른 플래쉬 메모리 소자의 소거 방법은 플로팅 게이트에 핫 홀 주입 조건인 약 1.8∼2V의 바이어스를 유지하도록 한다. 이는 셀의 커플링비에 따라 게이트에 인가되는 바이어스가 변화될 수 있음을 나타낸다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자의 소거 방법을 F-N 터널링 방법이 아닌 핫 홀 주입 방법에 의해 실시함으로써 소거 시간을 단축할 수 있고 바이트 단위의 소거를 가능하게 한다.

Claims (3)

  1. 플래쉬 메모리 소자의 소거 방법에 있어서,
    소오스에 접지 전위를 인가하고, 드레인에 5V를 인가한 상태에서 게이트에 고전압에서 저전압으로 단계적인 바이어스를 인가하여 핫 홀 주입 방법에 의해 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  2. 제 1 항에 있어서, 상기 플래쉬 메모리 소자의 플로팅 게이트 바이어스는 핫 홀 주입 조건인 1.8 내지 2V를 유지하도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
  3. 제 1 항에 있어서, 상기 게이트 바이어스는 커플링비에 따라 인가되는 바이어스를 조절하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW519734B (en) * 2001-12-04 2003-02-01 Macronix Int Co Ltd Programming and erasing methods of non-volatile memory having nitride tunneling layer
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
US20060044899A1 (en) * 2004-08-27 2006-03-02 Ellis Robert W Method and apparatus for destroying flash memory
US7465595B2 (en) 2004-11-09 2008-12-16 Fujitsu Limited Quantum device, manufacturing method of the same and controlling method of the same
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7532027B2 (en) * 2007-09-28 2009-05-12 Adtron, Inc. Deliberate destruction of integrated circuits

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US5357476A (en) * 1993-06-01 1994-10-18 Motorola, Inc. Apparatus and method for erasing a flash EEPROM

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