CN113964116A - 静电放电保护半导体结构及其制造方法 - Google Patents

静电放电保护半导体结构及其制造方法 Download PDF

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Abstract

本发明涉及一种静电放电保护半导体结构，包括：第一保护级、第二保护级以及布置在第一保护级与第二保护级之间的反型层电阻器。反型层电阻器包括p掺杂衬底；p掺杂衬底中的第一n+扩散部和第二n+扩散部；反型层，其连接第一n+扩散部和第二n+扩散部；以及氧化物层，其覆盖第一n+扩散部与第二n+扩散部之间的区域。

Description

静电放电保护半导体结构及其制造方法
技术领域
本发明涉及一种静电放电保护半导体结构和形成静电放电保护半导体结构的方法。本发明还涉及一种包括静电放电保护半导体结构的集成电路。
背景技术
在专利US7227730中描述了一种已知的单片集成静电放电(ESD)保护装置。
这种单片集成ESD保护装置示意性地示出在图1a中。单片集成ESD保护装置包括横向场效应晶体管结构，例如具有MOS栅极结构的横向场效应晶体管结构。该装置还包括高阻抗偏置电路8。该装置作为用于限流目的的变阻器操作。
单片集成ESD保护装置在一侧的高频或射频MOS电路1的输入/输出端子与另一侧的输入/输出绑定焊盘2之间互连。
基于横向MOS晶体管的变阻器结构形成在p型掺杂衬底11中。基于横向MOS晶体管的变阻器结构包括n型掺杂阱区12、包括硅栅极层区14的栅极区13和布置在n型掺杂阱区12的顶部上的栅极氧化物层区15。在栅极区13的每一侧形成电绝缘侧壁间隔件16以避免结构短路。重n+型掺杂的源极和漏极区17在栅极区13的相应侧形成在n型掺杂阱区12中。源极和漏极区17之一连接到输入/输出绑定焊盘2，漏极和源极区17中的另一个连接到MOS电路1的输入/输出端子。
MOS晶体管结构可以包括如通常针对MOS晶体管形成的一个或两个轻掺杂漏极和/或凹坑区(pocket region)18。漏极和源极区17之间的电阻路径由附图标记19示意性地指示。
高阻抗偏置电路8连接到硅栅极层区14，并且在操作频率下应具有阻抗，该阻抗高于或远高于与栅极氧化物层区15关联的电容阻抗，从而减少在MOS电路1的输入/输出上的寄生负载。
以这种方式，图1中所示的变阻器被布置为在高电压(例如，在高于半导体装置的正常操作电压的电压下)下增大漏极和源极区17之间的电阻，从而限制从输入/输出绑定焊盘2到电路1的输入/输出的潜在损坏电流或相反方向上的相似电流。
应注意，ESD保护主要旨在存在于半导体装置的处理期间，即，当它不连接到电源时。然而，当栅极层区14被偏置时也存在限流操作。
在半导体装置的正常操作电压下，通过场效应晶体管结构的栅极层区14的偏置，在栅极区下方创建积累区，从而主动降低变阻器串联电阻。
如上所述的单片集成ESD保护装置的缺点是变阻器两端的电压降是由于低掺杂区的非线性电阻造成的。这样的装置没有表现出反型层的饱和效应。这种低掺杂电阻器也将在高电压下表现出雪崩击穿。这是所谓的“二次击穿”，因为它发生在n+/n-/n+结构中。当发生所述“二次击穿”时，存在装置被损坏的强风险。
ESD保护的另一个已知实施例示于图1b中。在这种情况下，压控非线性电阻器(变阻器)用作串联阻抗。结果是正常工作条件下的串联阻抗低，因此不妨碍通过该线路的数据传输以及过压条件下的高阻抗。此类解决方案要么不稳健，要么经由用于从低阻抗切换到高阻抗的控制栅极向数据线添加电容性负载。因此，它们的使用仅限于低数据速率信号线，其中放宽了有关信号线可允许的寄生负载的限制条件。
发明内容
各种示例实施例针对如上所述的缺点和/或从以下公开中可以变得明显的其他缺点。
根据本发明的实施例，静电放电保护半导体结构包括：
第一保护级，
第二保护级，以及
反型层电阻器，其布置在第一保护级与第二保护级之间。
这种静电放电保护半导体结构可以布置在集成电路中用于提供有利的静电放电保护。确保了在发生“二次击穿”时集成电路可以不被损坏。
根据本发明的实施例，反型层电阻器包括：
p掺杂衬底，以及
p掺杂衬底中的第一n+扩散部和第二n+扩散部。
反型层电阻器还包括反型层，其连接第一n+扩散部和第二n+扩散部。反型层包括氧化物层，其覆盖第一n+扩散部与第二n+扩散部之间的区域。
反型层的端子位于第一n+扩散部和第二n+扩散部，并且这些端子连接到第一保护级和第二保护级。
根据本发明的实施例，可以通过氧化物层的氧化物电荷来创建反型层。
在本发明的实施例中，静电放电保护半导体结构包括反型层电阻器，其中，反型层电阻器包括：
p掺杂衬底，
p掺杂衬底中的第一n+扩散部和第二n+扩散部，以及
耗尽型MOS晶体管，其布置在第一n+扩散部与第二n+扩散部之间。
耗尽型MOS晶体管可以包括栅极和背栅极，其中，栅极和背栅极彼此连接。
在本发明的实施例中，集成电路包括如前述实施例中指定的静电放电保护半导体结构。
本发明还包括创建如前述实施例中指定的静电放电保护半导体结构的实施例以及创建包括如前述实施例中指定的静电放电保护半导体结构的集成电路的实施例。
附图说明
为了能够详细理解本公开的特征，结合实施例进行更具体的描述，其中一些实施例在附图中示出。然而，要注意，附图仅示出典型实施例并且因此不应被认为是对其范围的限制。附图是为了便于理解本公开，因此不一定按比例绘制。结合附图阅读本说明书后，所要求保护的主题的优点对于本领域技术人员将变得显而易见，其中相同的附图标记用于表示相同的元件，并且在附图中：
图1a和图1b分别示出了已知的单片集成ESD保护装置和用于ESD保护的已知的实施例；
图2示出了根据本发明的实施例的半导体装置；
图3示出了根据本发明的实施例的半导体装置；
图4示出了根据本发明的实施例的半导体装置的电压电流-依赖性；
图5示出了根据本发明的实施例的半导体装置；
图6示出了根据本发明的实施例的半导体装置；
图7示出了根据本发明的实施例的半导体装置。
具体实施方式
图2示出了具有两级ESD保护结构的本发明的实施例。这种两级ESD保护结构要么可以完全构建在一个芯片上，要么可以由片外保护装置与片上保护结构组合而成。这两种结构与形成数据线的一部分的阻抗116结合，提供到电源线的低欧姆电流路径。
两级ESD保护结构装置包括第一级保护装置110和内嵌(in-line)阻抗116。第二级112可以是待保护集成电路的输入ESD保护结构，其中附图标记114用于示出这样的集成电路的核心。
在该实施例中，应力电流按照基尔霍夫定律在第一级110和第二级112之间分配，该定律是技术人员已知的。
该实施例确保降低第二级112的钳位电压。该钳位电压受到要保护的集成电路112的核心的允许电压的限制。第二级112的钳位电压取决于通过第二级112的电流。因此，最小化通过第二级112的电流很重要。这可以通过增加串联阻抗116来实现。另一方面，数据传输限制条件限制了串联阻抗116的允许值。
图3示出了其中示出了电流分布的具有两级ESD保护结构的本发明的实施例。应力电流120在通过第一级122的电流与通过第二级124的电流之间分配。通过第一级122的电流和第一级110限定第一钳位电压V1。通过第二级124的电流和第二级112限定第二钳位电压V2。如前所述，第二钳位电压V2低，使得集成电路受到ESD保护。
根据本发明的实施例，提供了一种稳健的限流装置，其中这种装置可以放置到信号线中并且不会增加线的电容性负载。
根据本发明的实施例，使用反型层电阻器。在这种情况下，由于反型层的夹断效应导致电流饱和，从而增大沿层的电压降，不增大电流。
在正常条件下，例如，在数据传输模式期间，反型层电阻器在被设计有足够的宽长比时表现出欧姆行为。电阻可以设计得足够小，例如，小于1欧姆，因此将不妨碍数据传输。
在压力条件下，反型层电阻器将呈现电流饱和，从而限制到达第二级保护分流器的电流。如果第一级110的钳位电压V1 126超过形成反型层电阻器的接触件的晶体管的击穿电压，则更多的电流可能流向第二级112。但通过第二级124的电流仍将减少，因为晶体管的击穿电压增加了第二电流路径124的总电压降。如果晶体管的击穿电压选择得足够高，则这种降低将得到改善。
这种反型层电阻器不需要控制门或触发电路。因此，不影响信号线的电容性负载，并且不妨碍信号传输。
限流能力和电容中性插入(capacitive-neutral insertion)的组合使该装置可用于现代集成电路的高速数据输入/输出的ESD和/或浪涌保护。
通过阻抗(即，变阻器)的电流140对阻抗两端电压142的依赖性如图4中所示。对于较低的电压144，曲线表示欧姆行为。之后是饱和电流146限制。最后一部分表示击穿基极开路晶体管的钳位电压148。
可以通过将固定氧化物电荷与低p掺杂水平结合来产生根据本发明实施例的反转。
本发明的实施例在图5中示出。装置160包括两个端子(第一端子162和第二端子164)。第一端子和第二端子分别连接到第一n+扩散部166和第二n+扩散部168，在低p掺杂衬底176中提供第一n+扩散部166和第二n+扩散部168。
第一n+扩散部166和第二n+扩散部168通过反型层174连接，反型层174由覆盖第一n+扩散部166和第二n+扩散部168之间的区域的氧化物层170中的氧化物电荷172来创建。
上面描述的带有两个端子162和164的装置被放置在两个保护装置110和112之间的信号线中，如图2中所示，并且它被放置在图3中所示的“阻抗”116的位置。
两个接触扩散部(第一n+扩散部166和第二n+扩散部168)与p掺杂衬底176一起形成基极开路晶体管。如上所述，如果第一保护级110的钳位电压超过触发电压，则该晶体管会被驱动进入击穿模式。该并联电流路径与限流反型层电阻器并联，没有明显的限流有利于保护第二级112保护装置。该晶体管的击穿电压(通常高于20伏特)增加了第二路径的总电压，仍然大大降低了通过第二级112的电流124。此外，该并联电流路径保护反型层电阻器免受反型层电阻器两端的太高电压降的损坏。这提高了装置在过压/过流应力脉冲情况下的稳健性。
本发明的实施例在图6中示出。装置180包括耗尽型MOS晶体管194。耗尽型MOS晶体管在栅极下方具有反型层，即使在栅极186和背栅极192之间的电压差为零时。
一般来说，MOS晶体管基本上是四端子装置，它包括两个输入/输出端子(第一端子182和第二端子184)。MOS晶体管还包括栅极端子186和背栅极端子192。如果栅极端子186和背栅极端子192之间的电压大于特定晶体管的阈值电压，则栅极端子186下方的反型层将连接第一端子182和第二端子184。
在本发明的实施例中，耗尽型MOS晶体管194被置于信号线中，第一端子182和第二端子184连接到信号线的任一侧。
如图7中的本发明的一个实施例中所示，对于耗尽型MOS晶体管200，这意味着即使栅极端子202与背栅极端子208之间的电压差为零，反型层也将连接第一端子204和第二端子206。
当栅极端子202和背栅极端子208一起短路210时，耗尽型MOS晶体管处于导通模式。
在所附的独立权利要求中阐述了本发明的特定和优选方面。来自从属和/或独立权利要求的特征的组合可以适当地组合，而不仅仅是如权利要求中所阐述的那样。
本公开的范围包括其中明确或暗示公开的任何新颖特征或特征组合或其任何概括，而不管其是否涉及要求保护的发明或减轻本发明解决的任何或所有问题。申请人特此通知，在本申请或由此衍生的任何此类进一步申请的审查期间，可以针对这些特征制定新的权利要求。具体地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的特征组合，并且来自各个独立权利要求的特征可以以任何适当的方式组合，而不仅仅是权利要求中列举的特定组合。
在单独实施例的上下文中描述的特征也可以在单个实施例中组合提供。相反，为了简洁起见在单个实施例的上下文中描述的各种特征也可以单独提供或以任何合适的子组合提供。
术语“包括”不排除其他元件或步骤，术语“一”或“一个”不排除多个。权利要求中的附图标记不应被解释为限制权利要求的范围。

Claims (10)

1.一种静电放电保护半导体结构，包括被布置为确保静电放电保护的反型层电阻器。
2.根据权利要求1所述的静电放电保护半导体结构，所述静电放电保护半导体结构包括：
第一保护级，
第二保护级，
其中，所述反型层电阻器布置在所述第一保护级与所述第二保护级之间。
3.根据权利要求1或2所述的静电放电保护半导体结构，其中，所述反型层电阻器包括：
p掺杂衬底，
所述p掺杂衬底中的第一n+扩散部和第二n+扩散部，以及
反型层，其连接所述第一n+扩散部和所述第二n+扩散部。
4.根据权利要求3所述的静电放电保护半导体结构，其中，氧化物层覆盖所述第一n+扩散部与所述第二n+扩散部之间的区域。
5.根据前述权利要求中的任一项所述的静电放电保护半导体结构，其中，所述反型层通过电阻层的顶部上的氧化物层中的氧化物电荷来创建。
6.根据权利要求2所述的静电放电保护半导体结构，其中，所述反型层电阻器包括：
p掺杂衬底，
所述p掺杂衬底中的第一n+扩散部和第二n+扩散部，以及
耗尽型MOS晶体管，其布置在所述第一n+扩散部与所述第二n+扩散部之间。
7.根据权利要求6所述的静电放电保护半导体结构，其中，所述耗尽型MOS晶体管包括栅极和背栅极，其中，所述栅极和所述背栅极彼此连接。
8.一种集成电路，包括根据前述权利要求中任一项所述的静电放电保护半导体结构。
9.一种创建根据权利要求1至7中任一项所述的静电放电保护半导体结构的方法。
10.一种创建包括根据权利要求1至7中任一项所述的静电放电保护半导体结构的集成电路的方法。
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