JP2007027228A - 半導体装置 - Google Patents
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Abstract
【解決手段】n半導体基板1の表面層にpベース領域2とn+ カソード領域3を離して形成し、pベース領域2の表面層にn+ ソース領域5とp+ アノード領域4を形成し、n+ ソース領域5はp+ アノード領域4を挟んでn+ カソード領域3と対抗する位置に形成され、n+ カソード領域3上にカソード電極9を形成し、p+ アノード領域4とn+ ソース領域5上にアノード電極8を形成し、ゲート絶縁膜6上にゲート電極10を形成し、n+ カソード領域3、n半導体基板1およびp+ アノード領域4に渡る表面に絶縁膜7を形成し、絶縁膜7上にポリシリコンから成るフィールドプレート11を形成する。ゲート電極10とアノード電極8を抵抗20を介して接続することで、静電サージ印加時にゲート電位を上昇させ、pベース領域2表面にチャネルを形成して、静電電荷を放電して静電サージ耐量を向上させる。
【選択図】 図1
Description
また、近年、大画面薄型テレビに用いられるプラズマディスプレイパネルや液晶パネルのドライバICの出力段回路は、60V〜200V程度とモノリシックICでは比較的高耐圧素子を用いて構成されている(例えば、特許文献1参照のこと)。この場合、多数の出力段毎にダイオードが配置されている。このダイオードは、プラズマディスプレイパネルの駆動に関係して設けられているが、実装中に発生する静電サージからドライバICを保護する保護用素子としての機能もある。
図6は、図5の保護ダイオード41の要部断面図である。つぎに保護ダイオード41の基本構造について説明する。尚、保護ダイオード42も同一構造である。
図8は、図6とは別の従来の保護用素子の要部断面図である。この保護用素子は従来のMOS型ダイオードの場合である。これは二重拡散MOSFETのゲート電極47をソース電極8とショートさせ、MOSFETの寄生ダイオードを保護用素子に用いた例である。図6との違いについて述べる。
図6のp+ アノード領域43がp+ アノード領域44とn+ ソース領域45となり、n+ ソース領域45、pベース領域2およびn半導体基板1に渡る表面には、ポリシリコンから成るゲート電極47がゲート絶縁膜46を介して形成され、ゲート電極47はアノード電極8と電気的に接続されている。MOSFET的呼び方をすれば、p+ アノード領域44はp+ コンタクト領域となり、アノード電極8はソース電極となり、n+ カソード領域3はn+ ドレイン領域となり、カソード電極9はソース電極となり、アノード端子Aはソース端子となり、カソード端子Kはドレイン端子となる。
これに対して、図8のMOS型ダイオードを用いた場合、アバランシェ電流がMOS型ダイオード内部を流れる際、寄生npnトランジスタのベース電流として働き、この寄生npnトランジスタがオン状態になる。そのため、クランプ電圧は寄生npnトランジスタが動作しない状態(単純なpnダイオードの逆阻止状態)でのクランプ電圧(=アバランシェ電圧)より低いクランプ電圧となり、この低いクランプ電圧で静電サージを処理することになるため、静電サージ耐量を向上させる。
しかし、さらに大きい電流を流そうとすると素子表面部分に電流が集中するので瞬時破壊してしまう。(図の×のポイントで破壊)
つぎに、前記の出力保護回路とは別の出力保護回路例が、例えば、特許文献2に開示されているので説明する。
抵抗48を設けることで、ドライブ回路32aの寄生容量を抵抗48で遮断し、ゲート−ソース間の電位の上昇を大きくして、ドレイン−ゲート間の電位の上昇を抑制し、前記の絶縁膜の破壊を防止することができる。
また、薄型テレビの場合、高画質化に伴いドライバICのスイッチング時間の短縮および誤動作防止が不可欠となり、図10のように出力素子31aのゲートとドライブ回路32aの間に抵抗48を挿入すると、ドライブ回路32aの寄生容量と抵抗48の積で表される時定数が大きくなり、スイッチング時間が長くなる。また抵抗48に誘導されるノイズにより回路誤動作が生じるので、ドライブ回路42aに抵抗48を直列接続して、静電サージ耐量の向上を図る方法は薄型テレビの場合は採用できない。
また、前記抵抗がポリシリコンで形成されるとよい。
また、静電電荷を静電サージ電圧が上昇する期間も放電でき、負性抵抗領域後の放電電流密度を低下させることで、保護用素子の小型化を図ることができる。
また、保護用素子を小型化することで、半導体装置のチップサイズを小さくできて、低コスト化できる。
また、保護用素子を小型化することで、接合容量を小さくできるので、半導体装置(ドライバIC)のスイッチング時間に影響しない。
n半導体基板1の表面層にpベース領域2とn+ カソード領域3(MOSFETのn+ ドレイン領域に相当)を離して形成する。pベース領域2の表面層にn+ ソース領域5とp+ アノード領域4(MOSFETのp+ コンタクト領域に相当)を形成する。このn+ ソース領域5はp+ アノード領域4を挟んでn+ カソード領域3と対抗する位置に形成される。n+ カソード領域3上にカソード電極9(MOSFETのドレイン電極に相当)を形成し、カソード電極9とカソード端子K(MOSFETのドレイン電極)を接続し、p+ アノード領域4上とn+ ソース領域5上にアノード電極8(MOSFETのソース電極に相当)を形成し、アノード電極8とアノード端子A(MOSFETのソース端子に相当)を接続する。n+ ソース領域5とn半導体基板1に挟まれたpベース領域2上にゲート絶縁膜6を介してゲート電極10を形成する。n+ カソード領域3、n半導体基板1およびp+ アノード領域4に渡る表面に絶縁膜7を形成する。この絶縁膜7はn+ カソード領域3近傍とp+ アノード領域4近傍が薄く、n半導体基板1上が厚い。この絶縁膜7上にポリシリコンから成る導電膜11a、11bを形成する。導電膜11aは、n半導体基板1とpベース領域とのpn接合端部を覆うように形成され、導電膜11bは、n+ カソード領域の端部を覆うように形成される。導電膜11aとゲート電極10とが配線によって接続され、導電膜11aとゲート電極10とが抵抗20を介して接続される。この抵抗20はポリシリコンで形成し、ポリシリコンはゲート電極10とアノード電極8の間のn+ ソース領域5上に図示しない層間絶縁膜を介して形成するとよい。また、導電膜11bとカソード電極9を接続する。
高耐圧のMOS型ダイオードの場合には、n半導体基板1とn+ カソード領域3の境界部分に不純物濃度がn半導体基板1とn+ カソード領域3との中間となる不純物濃度でnバッファ領域12を形成する場合もある。
基本構造において、図8との違いは、n+ ソース領域5とゲート電極10およびゲート絶縁膜6が、p+ アノード領域4を挟んで、n+ カソード領域3と対向するpベース領域2の表面層およびpベース領域2上にそれぞれ形成され、アノード電極8近傍の導電膜11aとゲート電極10が、抵抗20を介してアノード電極8に接続されている点である。
GND配線側に接続された出力素子31aと電源配線側(高圧電源HV側)に接続された出力素子31bとこれら出力素子31a、31bに共通した出力端子OUTが配置されており、出力素子31a、31bの前段には、入力回路34、制御回路33、ドライブ回路32a、32bがそれぞれ配置され、出力素子31a、31bを駆動することができる。出力素子31a、31bと逆並列接続された保護用素子としてMOS型ダイオード100a、100bが配置されている。MOS型ダイオード100a、100bのゲートとアノード(MOSFETのソース)の間にはそれぞれ抵抗20が接続されている。
図3は、図1のMOS型ダイオードの動作特性図であり、図4は図1のMOS型ダイオード内部のキャリアの流れ示す図である。つぎに、図2、図3および図4を用いて動作を説明する。
GNDに対して出力端子OUTに正の静電サージが印加された場合、初期段階(図3のa点に達するまでの期間)として、出力素子31aのドレインと本発明のMOS型ダイオード10aのカソード(MOSFETのドレイン)の電位が上昇する。このとき、出力素子31aおよびMOS型ダイオード100aのそれぞれのゲート電位は、帰還容量の影響を受け電位が上昇する。出力素子31aのゲートは、ドライブ回路32aに直接接続されているので、ゲート電位の上昇は期待できず出力素子31aをオン状態にできないので、静電サージの電荷を逃がすことができない。
つぎの段階(図3のa点からb点に達する期間)として、出力端子OUTの電位が素子耐圧に達すると、アバランシェ電流が流れ静電サージの電荷を放出する。この場合、MOS型ダイオード100aの耐圧は、出力素子31aのそれと同じかあるいは低いことが望ましい。
また、n+ ソース領域5をカソード領域3からp+ アノード領域4を挟んで離れた側のpベース領域2の表面層に形成したので、n半導体基板1からpベース領域2を介してp+ アノード領域4へ流れるアバランシェ電流の経路が、図8の従来のMOS型ダイオードと比べて短くなり、そのため、このアバランシェ電流が流れるpベース領域2の横方向抵抗は図8の従来のMOS型ダイオードに比べ小さくなる。そのため、つぎの段階(図3のb点からc点を経由してd点に移行する期間)では、静電サージの電荷量が大きくなっても寄生npnトランジスタ(n半導体基板1−pベース領域2−n+ ソース領域5形成されるnpnトランジスタ)が動作して負性抵抗領域に突入する。しかし、この寄生npnトランジスタを駆動するためのn+ ソース領域5直下のpベース領域2を横方向に流れる正孔電流(ベース電流)は極端に大きくなることがないので、寄生npnトランジスタに流れる電流が抑制されて、静電サージによる破壊電流を大きくすることができて、結果として静電サージによる破壊を防止することができる。
Rg=Vth÷I
=Vth×(Cdg+Cgs)/{Cdg×Cgs×dV/dt}
Vth:ゲートしきい値電圧(V)
Cdg:ドレイン−ゲート間容量(μF)
Cgs:ゲート−ソース間容量(μF)
dV/dt:想定される静電サージの電圧上昇率(V/μs)
I:ドレイン−ゲート間容量とゲート−ソース間容量の合成容量とdV/dtにより抵 抗20に流れる電流値(A)
抵抗値Rgの最小値は、Rg×IがVthとなる抵抗値であり、抵抗値Rgの最大値は、Rg×Iの電圧でゲート絶縁膜を絶縁破壊しない抵抗値である。また、Vth、Iおよびゲート絶縁膜が絶縁破壊を起こさない電圧は、ゲート絶縁膜の面積、厚さ、素子の大きさなどや素子の使用条件に依存する。通常、この抵抗20は通常ポリシリコンで形成され、その抵抗値Rgは、実用上、50Ω〜2kΩの範囲がよい。この抵抗値Rgが小さすぎると、静電サージが印加された場合にチャネル14が開かず、静電サージ耐量が小さくなる。一方、この抵抗値Rgが大き過ぎるとゲート電位が高くなり過ぎて、ゲート絶縁膜が絶縁破壊を起こす。
ここで、図3のMOS型ダイオードの動作特性に図4を用いてさらに詳細に説明する。静電サージが印加され、静電サージのdV/dtでMOS型ダイオード100aのドレイン−ゲート間容量Cdgとゲート−ソース間容量Cgsの分圧により、接続点13の電圧(ゲート電圧)が上昇して、チャネル14が開き、チャネル14を通して静電電荷が放電され、チャネル電流Ichが流れる。従来のMOS型ダイオードでは、ゲート電極11とアノード電極8が短絡されているので、チャネルは開かずこの現象は起こらない。
また、静電サージのdV/dtで、pベース領域2とn半導体基板1のpn接合容量を通して変位電流Idisがチャネル電流Ichに重畳される。この変位電流Idisは、pベース領域2からp+ アノード領域4を経てアノード電極8へ流れて行く。
さらに大きな電流を流そうとした場合、再度、素子に印加される電圧が上昇し、最終的には、電圧と電流が高いポイント(d点)で破壊する。従来のMOS型ダイオードに比べ、破壊ポイントに達するまでに多くの静電サージの電荷を放出できるので、本発明のMOS型ダイオードは、従来のMOS型ダイオードと比べて小型で高い静電サージ耐量を確保することができる。
尚、図8に示す従来のMOS型ダイオードでは、pベース領域2に流れる変位電流Idisとアバランシェ電流Iavはn+ ソース領域45直下のpベース領域2の横方向抵抗を通ってp+ アノード領域44へ流れ、この横方向抵抗が本発明のMOS型ダイオードの場合より大きいために、寄生npnトランジスタが働き易く、そのため、本発明のMOS型ダイオードと比べて、負性抵抗領域に移行する電流が小さく、クランプ電圧は低く、破壊電流は小さくなる。
2 pベース領域
3 n+ カソード領域
4 p+ アノード領域
5 n+ ソース領域
6 ゲート絶縁膜
7 絶縁膜
8 アノード電極
9 カソード電極
10 ゲート電極
11 フィールドプレート
11a、11b 導電膜
12 nバッファ領域
13 接続点
14 チャネル
20 抵抗
31a、31b 出力素子
32a、32b ドライブ回路
33 制御回路
34 入力回路
100、100a、100b MOS型ダイオード
A アノード端子
K カソード端子
IN 入力端子
OUT 出力端子
HV 高圧電源
GND グランド
Claims (3)
- 第1導電型の半導体基板の表面層に離して形成される第2導電型の第1領域および第1導電型の第2領域と、前記第1領域の表面層に形成された第1導電型の第3領域と、前記第2領域と前記第3領域の間で前記第1領域の表面層に形成された第2導電型の第4領域と、前記第3領域と前記半導体基板に挟まれた前記第1領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第3領域上と前記第4領域上に形成される第1主電極と、前記第2領域上に形成される第2主電極と、前記第1領域上と前記半導体基板上と前記第2領域上に渡って形成される絶縁膜と、少なくとも前記第2領域と前記第4領域との間で前記第1領域と前記半導体基板とのpn接合端部を覆うように前記絶縁膜上に形成された第1導電膜とを備える半導体装置において、
前記ゲート電極と前記第1導電膜とが電気的に接続され、前記ゲート電極または前記第1導電膜と前記第1主電極とが抵抗を介して接続されることを特徴とする半導体装置。 - 前記第2領域と前記半導体基板との間に不純物濃度が前記第2領域と前記半導体基板との間となる第1導電型の第5領域を備えたことを特徴とする請求項1または2に記載の搬送体装置。
- 前記抵抗がポリシリコンで形成されることを特徴とする請求項1または2に記載の半導体装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011124397A (ja) * | 2009-12-11 | 2011-06-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Esd保護素子を備える半導体装置およびesd保護素子を備える半導体装置の製造方法 |
US8860146B2 (en) | 2010-07-01 | 2014-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58138074A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
JPH0373567A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体集積回路の入力保護装置 |
JPH05160348A (ja) * | 1991-12-11 | 1993-06-25 | Fujitsu Ltd | 半導体装置及び過電圧保護装置 |
JPH1041402A (ja) * | 1996-07-18 | 1998-02-13 | Yokogawa Electric Corp | 過電流保護形dmos fet |
JPH11154855A (ja) * | 1997-07-24 | 1999-06-08 | Texas Instr Inc <Ti> | 出力回路 |
JPH11330453A (ja) * | 1998-05-18 | 1999-11-30 | Denso Corp | 横形絶縁ゲート型トランジスタ |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58138074A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
JPH0373567A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体集積回路の入力保護装置 |
JPH05160348A (ja) * | 1991-12-11 | 1993-06-25 | Fujitsu Ltd | 半導体装置及び過電圧保護装置 |
JPH1041402A (ja) * | 1996-07-18 | 1998-02-13 | Yokogawa Electric Corp | 過電流保護形dmos fet |
JPH11154855A (ja) * | 1997-07-24 | 1999-06-08 | Texas Instr Inc <Ti> | 出力回路 |
JPH11330453A (ja) * | 1998-05-18 | 1999-11-30 | Denso Corp | 横形絶縁ゲート型トランジスタ |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011124397A (ja) * | 2009-12-11 | 2011-06-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
US8860146B2 (en) | 2010-07-01 | 2014-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2012028386A (ja) * | 2010-07-20 | 2012-02-09 | Dainippon Printing Co Ltd | Esd保護素子を備える半導体装置およびesd保護素子を備える半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
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