JPH11154855A - 出力回路 - Google Patents
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- JPH11154855A JPH11154855A JP10242454A JP24245498A JPH11154855A JP H11154855 A JPH11154855 A JP H11154855A JP 10242454 A JP10242454 A JP 10242454A JP 24245498 A JP24245498 A JP 24245498A JP H11154855 A JPH11154855 A JP H11154855A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 浮動基板アプリケーションに使用可能なＥＳ
Ｃ保護機能を有する出力回路を提供する。 【解決手段】 ＤＲＡＭ出力保護回路ＮＭＯＳ（１０
０）において、出力トランジスタ（１０２）と並列にダ
ミーＮＭＯＳトランジスタ（１１６）を接続する。ダミ
ー・トランジスタ（１１６）のゲートを抵抗（１２２）
を介して接地（１０８）に接続する。前記ダミー・トラ
ンジスタのゲート（１２０）とＮＭＯＳ出力トランジス
タのゲート電極（１１０）との間に所望のゲート整合が
得られるように前記抵抗（１２２）の値及びダミー・ト
ランジスタ（１１６）のゲート容量（１２１、１２７）
の値を調整する。
Ｃ保護機能を有する出力回路を提供する。 【解決手段】 ＤＲＡＭ出力保護回路ＮＭＯＳ（１０
０）において、出力トランジスタ（１０２）と並列にダ
ミーＮＭＯＳトランジスタ（１１６）を接続する。ダミ
ー・トランジスタ（１１６）のゲートを抵抗（１２２）
を介して接地（１０８）に接続する。前記ダミー・トラ
ンジスタのゲート（１２０）とＮＭＯＳ出力トランジス
タのゲート電極（１１０）との間に所望のゲート整合が
得られるように前記抵抗（１２２）の値及びダミー・ト
ランジスタ（１１６）のゲート容量（１２１、１２７）
の値を調整する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＳＣ保護機能を
有する出力回路に関し、特に出力ドライバに対するＥＳ
Ｃ保護機能を有するＤＲＡＭ用の出力回路に関する。
有する出力回路に関し、特に出力ドライバに対するＥＳ
Ｃ保護機能を有するＤＲＡＭ用の出力回路に関する。
【０００２】
【従来の技術】同期ＤＲＡＭアプリケーションにおい
て、出力バッファはＮＭＯＳプル・アップ・トランジス
タ及びＮＭＯＳプル・ダウン・トランジスタを備えてい
る。ＥＳＤ保護は、デバイスの高速条件のために直列抵
抗を必要とすることになる保護デバイスを使用すること
なく、この出力に設けられる必要がある。同期ＤＲＡＭ
は６０ＭＨｚより高速で動作するように設計され、従っ
て出力のハイ及びローのスイッチングはクリティカルな
る。速度パスにおける抵抗は出力ドライバを減速させて
しまう。更に、正及び負極性ストレスの両方に対して作
動する保護機構が効果的である。
て、出力バッファはＮＭＯＳプル・アップ・トランジス
タ及びＮＭＯＳプル・ダウン・トランジスタを備えてい
る。ＥＳＤ保護は、デバイスの高速条件のために直列抵
抗を必要とすることになる保護デバイスを使用すること
なく、この出力に設けられる必要がある。同期ＤＲＡＭ
は６０ＭＨｚより高速で動作するように設計され、従っ
て出力のハイ及びローのスイッチングはクリティカルな
る。速度パスにおける抵抗は出力ドライバを減速させて
しまう。更に、正及び負極性ストレスの両方に対して作
動する保護機構が効果的である。
【０００３】ロジック・アプリケーションにおいて用い
られている従来技術の出力保護機構は図１に示されてい
る。この機構は、プル・アップＰＭＯＳトランジスタ２
０を用いてＥＳＤパルス中はダミー保護トランジスタ２
２に電力を供給している。ダミー保護トランジスタ２２
は、出力ＮＭＯＳトランジスタ２４と並列に接続される
と共に、ＰＭＯＳトランジスタ２０を介したＶｃｃパワ
ー・アップにより切り離（即ち、０Ｖに）されるゲート
と、接地された基板に連結されたソースとを有する。プ
ル・アップＰＭＯＳはＶｃｃに対して自動保護を行う。
他のアプリケーションでは、トランジスタ２２のゲート
が直接接地に接続される。
られている従来技術の出力保護機構は図１に示されてい
る。この機構は、プル・アップＰＭＯＳトランジスタ２
０を用いてＥＳＤパルス中はダミー保護トランジスタ２
２に電力を供給している。ダミー保護トランジスタ２２
は、出力ＮＭＯＳトランジスタ２４と並列に接続される
と共に、ＰＭＯＳトランジスタ２０を介したＶｃｃパワ
ー・アップにより切り離（即ち、０Ｖに）されるゲート
と、接地された基板に連結されたソースとを有する。プ
ル・アップＰＭＯＳはＶｃｃに対して自動保護を行う。
他のアプリケーションでは、トランジスタ２２のゲート
が直接接地に接続される。
【０００４】残念ながら、ＤＲＡＭアプリケーションで
は、ＰＭＯＳプル・アップがＥＳＤ中にＶｃｃパワー・
アップを利用することができない。従来技術のダミー・
トランジスタはＥＳＤ中におけるその動作のためにＰＭ
ＯＳプル・アップに依存している。更に、プル・アップ
ＰＭＯＳなしには、Ｖｃｃに対する自動保護が存在しな
い。最後に、浮動基板ＤＲＡＭに関しては、基板に対し
てダイオードが存在せず、もし保護のゲートが正しく制
御されていない、又は接地されていないときは、ＥＳＤ
レベルが負極性のストレスに対して低くなる。現在、接
地ゲート保護デバイスを使用すると、マルチ・フィンガ
（ｍｕｌｔｉ−ｆｉｎｇｅｒ）ＮＭＯＳにおけるＥＳＤ
保護レベルが不安定になり得ることが周知となってい
る。
は、ＰＭＯＳプル・アップがＥＳＤ中にＶｃｃパワー・
アップを利用することができない。従来技術のダミー・
トランジスタはＥＳＤ中におけるその動作のためにＰＭ
ＯＳプル・アップに依存している。更に、プル・アップ
ＰＭＯＳなしには、Ｖｃｃに対する自動保護が存在しな
い。最後に、浮動基板ＤＲＡＭに関しては、基板に対し
てダイオードが存在せず、もし保護のゲートが正しく制
御されていない、又は接地されていないときは、ＥＳＤ
レベルが負極性のストレスに対して低くなる。現在、接
地ゲート保護デバイスを使用すると、マルチ・フィンガ
（ｍｕｌｔｉ−ｆｉｎｇｅｒ）ＮＭＯＳにおけるＥＳＤ
保護レベルが不安定になり得ることが周知となってい
る。
【０００５】
【発明が解決しようとする課題】従って、接地基板技術
に拡張可能とされるものと共に、浮動基板ＤＲＡＭに対
して更に適当な保護機構が望まれている。
に拡張可能とされるものと共に、浮動基板ＤＲＡＭに対
して更に適当な保護機構が望まれている。
【０００６】
【課題を解決するための手段】本発明は出力保護回路で
ある。ダミーＮＭＯＳトランジスタがＮＭＯＳ出力トラ
ンジスタと並列に接続される。前記ダミー・トランジス
タのゲートが抵抗を介して接地に接続される。前記抵抗
の値と、前記ダミー・トランジスタのゲートとデバイス
のパッド側におけるソース／ドレインとの間の容量は、
前記ダミー・トランジスタのゲートと前記ＮＭＯＳ出力
トランジスタのゲートとの間に所望のゲート整合を達成
するように調整される。
ある。ダミーＮＭＯＳトランジスタがＮＭＯＳ出力トラ
ンジスタと並列に接続される。前記ダミー・トランジス
タのゲートが抵抗を介して接地に接続される。前記抵抗
の値と、前記ダミー・トランジスタのゲートとデバイス
のパッド側におけるソース／ドレインとの間の容量は、
前記ダミー・トランジスタのゲートと前記ＮＭＯＳ出力
トランジスタのゲートとの間に所望のゲート整合を達成
するように調整される。
【０００７】本発明の効果は、浮動基板アプリケーショ
ンに使用可能にされた出力保護回路を提供することであ
る。
ンに使用可能にされた出力保護回路を提供することであ
る。
【０００８】本発明の他の効果は、出力のドレインに絶
縁抵抗を必要としない出力保護回路を提供することであ
る。
縁抵抗を必要としない出力保護回路を提供することであ
る。
【０００９】本発明の他の効果は、所望の保護レベルを
得るために容易に変更可能にされている出力保護回路を
提供することである。
得るために容易に変更可能にされている出力保護回路を
提供することである。
【００１０】本発明の他の効果は、浮動基板技術及び接
地基板技術の両方に適用可能にされた出力保護回路を提
供することである。
地基板技術の両方に適用可能にされた出力保護回路を提
供することである。
【００１１】これの効果及び他の効果は、図面に関連し
て明細書を参照することにより当該技術分野に習熟する
者に明らかとなる。
て明細書を参照することにより当該技術分野に習熟する
者に明らかとなる。
【００１２】
【発明の実施の形態】基板は多くのＤＲＡＭアプリケー
ションにおいて浮動にされたままなので、出力ＮＭＯＳ
トランジスタは潜在的に良好な自己保護デバイスである
と思われる。しかしながら、そのゲート電位の不確かさ
のために、出力ＮＭＯＳトランジスタはｎｐｎ保護デバ
イスとして十分に効果的とならない恐れがある。更に、
いくつかの出力設計において、ＮＭＯＳは必要とする保
護を提供するには大きさが十分でない恐れがある。本発
明は、出力ＮＭＯＳトランジスタをＥＳＤ保護に関して
その最大範囲まで使用可能にさせるようにゲート電位の
不確かさの問題を克服する。
ションにおいて浮動にされたままなので、出力ＮＭＯＳ
トランジスタは潜在的に良好な自己保護デバイスである
と思われる。しかしながら、そのゲート電位の不確かさ
のために、出力ＮＭＯＳトランジスタはｎｐｎ保護デバ
イスとして十分に効果的とならない恐れがある。更に、
いくつかの出力設計において、ＮＭＯＳは必要とする保
護を提供するには大きさが十分でない恐れがある。本発
明は、出力ＮＭＯＳトランジスタをＥＳＤ保護に関して
その最大範囲まで使用可能にさせるようにゲート電位の
不確かさの問題を克服する。
【００１３】本発明は同期ＤＲＡＭ ＮＭＯＳ出力ドラ
イバに関連して説明される。しかしながら、本発明は他
のＤＲＡＭ設計、ロジック設計に適用されてもよく、ま
たＣＭＯＳ出力ドライバ及びＮＭＯＳ出力ドライバに関
連して用いられてもよいことは、当該技術分野に習熟す
る者にとって明らかである。
イバに関連して説明される。しかしながら、本発明は他
のＤＲＡＭ設計、ロジック設計に適用されてもよく、ま
たＣＭＯＳ出力ドライバ及びＮＭＯＳ出力ドライバに関
連して用いられてもよいことは、当該技術分野に習熟す
る者にとって明らかである。
【００１４】図２に本発明によるプル・ダウン・トラン
ジスタに対する出力保護１００の断面図を示す。ＮＭＯ
Ｓ出力トランジスタ１０２はＤＲＡＭ出力バッファのプ
ル・ダウン・トランジスタであり、典型的には、基板１
０４に位置するマルチ・フィンガ出力デバイスである。
ＮＭＯＳ出力トランジスタ１０２はソース電位（例え
ば、アース）１０８に接続されたソース１０６を有す
る。ゲート電極１１０は適当な内部回路に接続され、ま
たドレイン（領域１１２）は出力パッド１１４に接続さ
れている。
ジスタに対する出力保護１００の断面図を示す。ＮＭＯ
Ｓ出力トランジスタ１０２はＤＲＡＭ出力バッファのプ
ル・ダウン・トランジスタであり、典型的には、基板１
０４に位置するマルチ・フィンガ出力デバイスである。
ＮＭＯＳ出力トランジスタ１０２はソース電位（例え
ば、アース）１０８に接続されたソース１０６を有す
る。ゲート電極１１０は適当な内部回路に接続され、ま
たドレイン（領域１１２）は出力パッド１１４に接続さ
れている。
【００１５】ダミー・トランジスタ１１６はＮＭＯＳ出
力トランジスタ１０２と並列に接続されている。ダミー
・トランジスタ１１６のドレインは出力パッド１１４に
接続されている。ダミー・トランジスタ１１６及びＮＭ
ＯＳ出力トランジスタ１０２の両者のドレインは、同一
のｎ形領域１１２を用いて形成されている。ゲート１２
０は抵抗１２２を介してソース電位１０９に接続されて
いる。抵抗１２２は（ｎウェル１２４を使用して）ｎウ
ェル抵抗として示されている。勿論、抵抗１２２は代替
として当該技術分野において知られている他の材料を備
えてもよい。例えば、抵抗１２２はポリシリコン抵抗又
はシリサイド拡散領域であってもよい。ダミー・トラン
ジスタ１１６のソース１２６はソース電位１０８に接続
されている。この回路はゲート１２０とドレイン１１２
との間の固有の容量によるものであってもよく、又はゲ
ート１２０と出力パッド１１４との間に個別的なコンデ
ンサが配置されてもよい。コンデンサ１２１はいずれの
場合も説明することを意図したものである。
力トランジスタ１０２と並列に接続されている。ダミー
・トランジスタ１１６のドレインは出力パッド１１４に
接続されている。ダミー・トランジスタ１１６及びＮＭ
ＯＳ出力トランジスタ１０２の両者のドレインは、同一
のｎ形領域１１２を用いて形成されている。ゲート１２
０は抵抗１２２を介してソース電位１０９に接続されて
いる。抵抗１２２は（ｎウェル１２４を使用して）ｎウ
ェル抵抗として示されている。勿論、抵抗１２２は代替
として当該技術分野において知られている他の材料を備
えてもよい。例えば、抵抗１２２はポリシリコン抵抗又
はシリサイド拡散領域であってもよい。ダミー・トラン
ジスタ１１６のソース１２６はソース電位１０８に接続
されている。この回路はゲート１２０とドレイン１１２
との間の固有の容量によるものであってもよく、又はゲ
ート１２０と出力パッド１１４との間に個別的なコンデ
ンサが配置されてもよい。コンデンサ１２１はいずれの
場合も説明することを意図したものである。
【００１６】ソース電位１０８及び１０９は、同一ソー
スであってもよく、又は異なっていてもよい。浮動基板
ＤＲＡＭのように、いくつかの場合では、別個のソース
を用いるのが好都合と思われる。トランジスタ１１６用
のソース１０８は、出力ドライバ（トランジスタ１０
２）により用いられるローカル接地と同一であってもよ
い。そのときに、ソース１０９は他の出力ドライバによ
り用いられていない別個の接地であってもよい。
スであってもよく、又は異なっていてもよい。浮動基板
ＤＲＡＭのように、いくつかの場合では、別個のソース
を用いるのが好都合と思われる。トランジスタ１１６用
のソース１０８は、出力ドライバ（トランジスタ１０
２）により用いられるローカル接地と同一であってもよ
い。そのときに、ソース１０９は他の出力ドライバによ
り用いられていない別個の接地であってもよい。
【００１７】トランジスタ１０２及び１１６のそれぞれ
の幅は、Ｖ／μｍ２における技術により決定される所望
の総合保護レベルが得られるように、選択される。例え
ば、１０Ｖ／μｍ２のときに所望ＥＳＤ保護レベルに対
して４００ミクロンのトランジスタ幅が必要とされるの
であれば、ＮＭＯＳ出力トランジスタ１０２の幅と、ダ
ミー・トランジスタ１１６の幅との和は、４００ミクロ
ンとなる。
の幅は、Ｖ／μｍ２における技術により決定される所望
の総合保護レベルが得られるように、選択される。例え
ば、１０Ｖ／μｍ２のときに所望ＥＳＤ保護レベルに対
して４００ミクロンのトランジスタ幅が必要とされるの
であれば、ＮＭＯＳ出力トランジスタ１０２の幅と、ダ
ミー・トランジスタ１１６の幅との和は、４００ミクロ
ンとなる。
【００１８】トランジスタ１０２のチャネル幅は当該技
術分野において知られているようにホット・キャリアの
信頼性を考慮して選択される。通常、これはこの技術に
おける幾何学的な最小形状より２０％大きくなるように
選択される。ダミー・トランジスタ１１６の長さは、ホ
ット・キャリアの信頼性がダミー・トランジスタ１１６
に関係しないので、最小であってもよい。
術分野において知られているようにホット・キャリアの
信頼性を考慮して選択される。通常、これはこの技術に
おける幾何学的な最小形状より２０％大きくなるように
選択される。ダミー・トランジスタ１１６の長さは、ホ
ット・キャリアの信頼性がダミー・トランジスタ１１６
に関係しないので、最小であってもよい。
【００１９】更に、同じような保護機構はプル・アップ
ＮＭＯＳトランジスタ１３０に用いられてもよい。図３
に両保護機構を示す機構が示されている。第２のダミー
・トランジスタ１３２がプル・アップ・トランジスタ１
３０と並列に接続されている。第２のダミー・トランジ
スタ１３２及びプル・アップ・トランジスタ１３０のド
レインは、Ｖｃｃに接続され、またこれらのソースは出
力パッド１１４に接続されている。更に、第２のダミー
・トランジスタのゲートが抵抗１３４を介してソース電
位１０８に接続されている。以下で説明するように、ゲ
ート結合を介しての更なる制御のために、ダミー・トラ
ンジスタ１３２のゲートと出力パッド１１４側のソース
／ドレイン領域との間に任意選択的なコンデンサ１３６
を配置してもよい。
ＮＭＯＳトランジスタ１３０に用いられてもよい。図３
に両保護機構を示す機構が示されている。第２のダミー
・トランジスタ１３２がプル・アップ・トランジスタ１
３０と並列に接続されている。第２のダミー・トランジ
スタ１３２及びプル・アップ・トランジスタ１３０のド
レインは、Ｖｃｃに接続され、またこれらのソースは出
力パッド１１４に接続されている。更に、第２のダミー
・トランジスタのゲートが抵抗１３４を介してソース電
位１０８に接続されている。以下で説明するように、ゲ
ート結合を介しての更なる制御のために、ダミー・トラ
ンジスタ１３２のゲートと出力パッド１１４側のソース
／ドレイン領域との間に任意選択的なコンデンサ１３６
を配置してもよい。
【００２０】図４に出力トランジスタ１０２及び関連す
るダミー・トランジスタ１１６の平面図が示されてい
る。出力トランジスタ１０２のマルチ・フィンガーが示
されている。ダミー・トランジスタ１１６は２つに分割
されて、出力トランジスタ１０２の各端に配置されてい
る。ダミー・トランジスタ１１６がＮＭＯＳ出力トラン
ジスタ１０２に接近して配置されることは、重要なこと
である。更に、ダミー・トランジスタ及び出力トランジ
スタの両者において（ドレイン及びソース用の）ゲート
間隔に対するコンタクトが一致することも、重要なこと
である。
るダミー・トランジスタ１１６の平面図が示されてい
る。出力トランジスタ１０２のマルチ・フィンガーが示
されている。ダミー・トランジスタ１１６は２つに分割
されて、出力トランジスタ１０２の各端に配置されてい
る。ダミー・トランジスタ１１６がＮＭＯＳ出力トラン
ジスタ１０２に接近して配置されることは、重要なこと
である。更に、ダミー・トランジスタ及び出力トランジ
スタの両者において（ドレイン及びソース用の）ゲート
間隔に対するコンタクトが一致することも、重要なこと
である。
【００２１】ここで、図２及び図４に示す出力保護回路
の動作を説明する。この説明において、出力トランジス
タ１０２はダミー・トランジスタ１１６より大きな幅を
有するものと仮定する。この場合に、抵抗１２２及びコ
ンデンサ１２１の値は、ＥＳＤ中にダミー・トランジス
タ１１６のゲート１２０が出力トランジスタ１０２のゲ
ートより高い結合となるように選択される。抵抗／コン
デンサは、ダミー・トランジスタを有するフル出力回路
のコンピュータ・シミュレーション（例えばＳＰＩＣ
Ｅ）を用いることにより、設計されてもよい。ＥＳＤパ
ルス中に高速の上昇時間対ドレイン・アバランシェを表
すために、５００ｐｓパルスにおいてＯ→Ｖａｖ（ドレ
イン・ジャンクションのアバランシェ・ブレークダウ
ン）の傾斜が適用される。これにより、相対ゲート結合
を決定することができる。
の動作を説明する。この説明において、出力トランジス
タ１０２はダミー・トランジスタ１１６より大きな幅を
有するものと仮定する。この場合に、抵抗１２２及びコ
ンデンサ１２１の値は、ＥＳＤ中にダミー・トランジス
タ１１６のゲート１２０が出力トランジスタ１０２のゲ
ートより高い結合となるように選択される。抵抗／コン
デンサは、ダミー・トランジスタを有するフル出力回路
のコンピュータ・シミュレーション（例えばＳＰＩＣ
Ｅ）を用いることにより、設計されてもよい。ＥＳＤパ
ルス中に高速の上昇時間対ドレイン・アバランシェを表
すために、５００ｐｓパルスにおいてＯ→Ｖａｖ（ドレ
イン・ジャンクションのアバランシェ・ブレークダウ
ン）の傾斜が適用される。これにより、相対ゲート結合
を決定することができる。
【００２２】ソース電位１０８に対して正極性のＥＳＤ
ストレスのときは、ダミー・トランジスタ１１６のゲー
ト電位がより高くなるように設計されているので、最
初、ダミー・トランジスタ１１６はブレークダウン・モ
ードになる。出力トランジスタ１０２に接近しているダ
ミー・トランジスタ１１６のトリガ動作は、出力トラン
ジスタ１０２のジャンクションによってキャリヤを収集
可能にする。これは、出力トランジスタ１０２のターン
・オンを容易にする。最悪の場合で、出力トランジスタ
１０２のゲートは、前のサイクルから接地電位にある。
このような場合でも、出力トランジスタ１０２近傍のダ
ミー・トランジスタ１１６のトリガ動作は、出力トラン
ジスタのジャンクションによって十分なキャリヤを収集
して出力トランジスタ１０２をトリガさせる。従って、
ダミー・トランジスタ１１６及び出力トランジスタ１０
２の両者のトリガ動作は、最大保護が得られることを保
証する。
ストレスのときは、ダミー・トランジスタ１１６のゲー
ト電位がより高くなるように設計されているので、最
初、ダミー・トランジスタ１１６はブレークダウン・モ
ードになる。出力トランジスタ１０２に接近しているダ
ミー・トランジスタ１１６のトリガ動作は、出力トラン
ジスタ１０２のジャンクションによってキャリヤを収集
可能にする。これは、出力トランジスタ１０２のターン
・オンを容易にする。最悪の場合で、出力トランジスタ
１０２のゲートは、前のサイクルから接地電位にある。
このような場合でも、出力トランジスタ１０２近傍のダ
ミー・トランジスタ１１６のトリガ動作は、出力トラン
ジスタのジャンクションによって十分なキャリヤを収集
して出力トランジスタ１０２をトリガさせる。従って、
ダミー・トランジスタ１１６及び出力トランジスタ１０
２の両者のトリガ動作は、最大保護が得られることを保
証する。
【００２３】Ｖｓｓ（かつ基板が浮動状態）に対して負
極性ストレスのときは、ダミー・トランジスタ１１６が
直接、ソースに接続されていないので、デバイスの飽和
ＭＯＳターン・オンが避けられる。即ち、ゲート電位の
充電はＲＣ（抵抗１２２及びゲート酸化物コンデンサ）
時定数により遅延される。従って、出力トランジスタの
ゲートが前のステートから０ボルトであっても、保護デ
バイスは必要とする保護が得られるようにまずターン・
オンすることになる。
極性ストレスのときは、ダミー・トランジスタ１１６が
直接、ソースに接続されていないので、デバイスの飽和
ＭＯＳターン・オンが避けられる。即ち、ゲート電位の
充電はＲＣ（抵抗１２２及びゲート酸化物コンデンサ）
時定数により遅延される。従って、出力トランジスタの
ゲートが前のステートから０ボルトであっても、保護デ
バイスは必要とする保護が得られるようにまずターン・
オンすることになる。
【００２４】ダミー・トランジスタ１１６がまずトリガ
することの更なる効果は、まず速やかに復帰することで
あり、かつ作成された任意型式のインタフェース・トラ
ップがダミー・トランジスタ１１６にのみ存在するとい
うことである。出力トランジスタ１０２には比較的に低
いトラッピング効果（ｔｒａｐｐｉｎｇ ｅｆｆｅｃｔ
ｓ）が見られ、従ってホット・キャリアの寿命時間での
劣化がより発生しにくいものとなる。より長いチャネル
の出力トランジスタ１０２は、ホット・キャリアの信頼
性を保証することになる。
することの更なる効果は、まず速やかに復帰することで
あり、かつ作成された任意型式のインタフェース・トラ
ップがダミー・トランジスタ１１６にのみ存在するとい
うことである。出力トランジスタ１０２には比較的に低
いトラッピング効果（ｔｒａｐｐｉｎｇ ｅｆｆｅｃｔ
ｓ）が見られ、従ってホット・キャリアの寿命時間での
劣化がより発生しにくいものとなる。より長いチャネル
の出力トランジスタ１０２は、ホット・キャリアの信頼
性を保証することになる。
【００２５】以上の説明は、出力トランジスタ１０２の
幅がダミー・トランジスタ１１６の幅より広いと仮定し
ていた。代わって、ダミー・トランジスタ１１６の幅が
広いのであれば、Ｒ／Ｃ値は、出力トランジスタ１０２
のゲートがダミー・トランジスタ１１６のゲートより高
い結合となるように調整される必要がある。出力ゲート
が高い結合をしないことをシミュレーションが示すとき
は、出力トランジスタ１０２のドレインとゲートとの間
にコンデンサ１２８が付加されてもよい。これは、ＥＳ
Ｄにより両トランジスタが最終的にターン・オンして、
共にＥＳＤ保護を行うのに役立つことを保証する。これ
らの幅が等しいときは、ダミー・トランジスタ１１６の
ゲートが出力トランジスタ１０２と同一レベルで結合す
るように、Ｒ／Ｃ値を調整する必要がある。高いゲート
結合であっても、出力に対して長いチャネルがホット・
キャリアの信頼性を保証する。
幅がダミー・トランジスタ１１６の幅より広いと仮定し
ていた。代わって、ダミー・トランジスタ１１６の幅が
広いのであれば、Ｒ／Ｃ値は、出力トランジスタ１０２
のゲートがダミー・トランジスタ１１６のゲートより高
い結合となるように調整される必要がある。出力ゲート
が高い結合をしないことをシミュレーションが示すとき
は、出力トランジスタ１０２のドレインとゲートとの間
にコンデンサ１２８が付加されてもよい。これは、ＥＳ
Ｄにより両トランジスタが最終的にターン・オンして、
共にＥＳＤ保護を行うのに役立つことを保証する。これ
らの幅が等しいときは、ダミー・トランジスタ１１６の
ゲートが出力トランジスタ１０２と同一レベルで結合す
るように、Ｒ／Ｃ値を調整する必要がある。高いゲート
結合であっても、出力に対して長いチャネルがホット・
キャリアの信頼性を保証する。
【００２６】基板がロジック・チップのように接地され
ているときは、ダミー保護の戦略は異なったものにな
る。図５に接地基板に対するダミー保護を示す。この場
合では、出力幅がダミー幅より広いか、又はダミー幅が
出力幅より広いかであり、図６に示すように、ゲート結
合が（少なくとも最初の１０ｎｓにおいて）整合され
る。これは、局部的な基板効果を接地基板に期待できな
いためである。もし拡散が必要でないときは、更に、ゲ
ート間隔に対するトレイン・コンタクトも整合される。
ているときは、ダミー保護の戦略は異なったものにな
る。図５に接地基板に対するダミー保護を示す。この場
合では、出力幅がダミー幅より広いか、又はダミー幅が
出力幅より広いかであり、図６に示すように、ゲート結
合が（少なくとも最初の１０ｎｓにおいて）整合され
る。これは、局部的な基板効果を接地基板に期待できな
いためである。もし拡散が必要でないときは、更に、ゲ
ート間隔に対するトレイン・コンタクトも整合される。
【００２７】これらの実施例を参照して本発明を説明し
たが、この説明が限定的な意味で解釈されることを意図
するものではない。これらの実施例と共に、他の実施例
の種々の変更及び組合わせは、説明を参照することによ
り当該技術分野に習熟する者にとって明らかである。従
って、特許請求の範囲はこのような変更又は実施例を包
含することを意図している。
たが、この説明が限定的な意味で解釈されることを意図
するものではない。これらの実施例と共に、他の実施例
の種々の変更及び組合わせは、説明を参照することによ
り当該技術分野に習熟する者にとって明らかである。従
って、特許請求の範囲はこのような変更又は実施例を包
含することを意図している。
【００２８】以上の項に関して更に以下の項を開示す
る。
る。
【００２９】（１）パッドと電位との間に接続され、か
つ内部回路に接続されたゲートを有するＭＯＳ出力トラ
ンジスタと、前記ＭＯＳ出力トランジスタと並列に接続
されたダミー・トランジスタであって、前記ＭＯＳ出力
トランジスタに接近して位置する前記ダミー・トランジ
スタと、前記ダミー・トランジスタのゲートと接地との
間に接続された抵抗とを備えた出力回路。 （２）前記回路は浮動基板を有し、かつ前記ダミー・ト
ランジスタのゲート上の前記抵抗の値若しくは容量値又
は両方は、前記ＭＯＳ出力トランジスタ及び前記ダミー
・トランジスタのうちの大きい方のゲートが他方より高
い電圧に結合されるように、調整される第１項記載の回
路。 （３）前記ＭＯＳ出力トランジスタは前記ダミー・トラ
ンジスタより大きな幅を有する第１項記載の回路。 （４）前記ダミー・トランジスタのゲート上の前記抵
抗、コンデンサ又は両方は、前記ダミー・トランジスタ
のゲートがＭＯＳ出力トランジスタの前記ゲートより高
い電圧に結合されるように、選択される第３項記載の回
路。 （５）前記ダミー・トランジスタの幅は、前記ダミー・
トランジスタの前記幅と前記ＭＯＳ出力トランジスタの
幅との和が所望のＥＳＤ保護レベルを得るために必要と
する幅にほぼ等しくなるように、選択される請求項１記
載の回路。（６）前記ダミー・トランジスタの長さは前
記ＭＯＳ出力トランジスタの長さより短い第１項記載の
回路。 （７）前記電位は接地である第１項記載の回路。 （８）前記電位は高い電源電圧である第１項記載の回
路。 （９）前記回路は接地された基板を有し、前記ダミー・
トランジスタのゲート結合は、少なくとも１０ｎｓにお
いて前記ＭＯＳ出力トランジスタのゲート結合に対して
整合される第１項記載の回路。
つ内部回路に接続されたゲートを有するＭＯＳ出力トラ
ンジスタと、前記ＭＯＳ出力トランジスタと並列に接続
されたダミー・トランジスタであって、前記ＭＯＳ出力
トランジスタに接近して位置する前記ダミー・トランジ
スタと、前記ダミー・トランジスタのゲートと接地との
間に接続された抵抗とを備えた出力回路。 （２）前記回路は浮動基板を有し、かつ前記ダミー・ト
ランジスタのゲート上の前記抵抗の値若しくは容量値又
は両方は、前記ＭＯＳ出力トランジスタ及び前記ダミー
・トランジスタのうちの大きい方のゲートが他方より高
い電圧に結合されるように、調整される第１項記載の回
路。 （３）前記ＭＯＳ出力トランジスタは前記ダミー・トラ
ンジスタより大きな幅を有する第１項記載の回路。 （４）前記ダミー・トランジスタのゲート上の前記抵
抗、コンデンサ又は両方は、前記ダミー・トランジスタ
のゲートがＭＯＳ出力トランジスタの前記ゲートより高
い電圧に結合されるように、選択される第３項記載の回
路。 （５）前記ダミー・トランジスタの幅は、前記ダミー・
トランジスタの前記幅と前記ＭＯＳ出力トランジスタの
幅との和が所望のＥＳＤ保護レベルを得るために必要と
する幅にほぼ等しくなるように、選択される請求項１記
載の回路。（６）前記ダミー・トランジスタの長さは前
記ＭＯＳ出力トランジスタの長さより短い第１項記載の
回路。 （７）前記電位は接地である第１項記載の回路。 （８）前記電位は高い電源電圧である第１項記載の回
路。 （９）前記回路は接地された基板を有し、前記ダミー・
トランジスタのゲート結合は、少なくとも１０ｎｓにお
いて前記ＭＯＳ出力トランジスタのゲート結合に対して
整合される第１項記載の回路。
【００３０】（１０）ＤＲＡＭ出力保護回路（１０
０）。ＮＭＯＳ出力トランジスタ（１０２）と並列にダ
ミーＮＭＯＳトランジスタ（１１６）を接続する。ダミ
ー・トランジスタ（１１６）のゲートを抵抗（１２２）
を介して接地（１０８）に接続する。前記ダミー・トラ
ンジスタのゲート（１２０）とＮＭＯＳ出力トランジス
タのゲート電極（１１０）との間に所望のゲート整合が
得られるように前記抵抗（１２２）の値及びダミー・ト
ランジスタ（１１６）のゲート容量（１２１、１２７）
を調整する。
０）。ＮＭＯＳ出力トランジスタ（１０２）と並列にダ
ミーＮＭＯＳトランジスタ（１１６）を接続する。ダミ
ー・トランジスタ（１１６）のゲートを抵抗（１２２）
を介して接地（１０８）に接続する。前記ダミー・トラ
ンジスタのゲート（１２０）とＮＭＯＳ出力トランジス
タのゲート電極（１１０）との間に所望のゲート整合が
得られるように前記抵抗（１２２）の値及びダミー・ト
ランジスタ（１１６）のゲート容量（１２１、１２７）
を調整する。
【図１】ロジック・アプリケーション用の従来の出力保
護機構の回路図、
護機構の回路図、
【図２】本発明による出力保護の横断面図、
【図３】本発明によるプル・アップ・トランジスタ及び
プル・ダウン・トランジスタの両者に対する出力保護の
回路図、
プル・ダウン・トランジスタの両者に対する出力保護の
回路図、
【図４】本発明によるプル・ダウン・トランジスタに対
する出力保護の平面図、
する出力保護の平面図、
【図５】接地基板デバイスに適用された本発明の出力保
護の回路図、
護の回路図、
【図６】図５の回路におけるゲート電圧対時間のグラフ
である。
である。
１００ 出力保護 １０２ 出力トランジスタ（ＮＭＯＳ出力ト
ランジスタ） １０６ ソース １０８、１０９ ソース電位（ソース） １１０ ゲート電極 １１４ 出力パッド １１６、１３２ ダミー・トランジスタ １２０ ゲート １２２、１３４ 抵抗 １２１、１２７、１３６ コンデンサ １２０ ゲート １３０ プル・アップ・トランジスタ
ランジスタ） １０６ ソース １０８、１０９ ソース電位（ソース） １１０ ゲート電極 １１４ 出力パッド １１６、１３２ ダミー・トランジスタ １２０ ゲート １２２、１３４ 抵抗 １２１、１２７、１３６ コンデンサ １２０ ゲート １３０ プル・アップ・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０３Ｋ 19/003
Claims (1)
- 【請求項１】 パッドと電位との間に接続され、かつ内
部回路に接続されたゲートを有するＭＯＳ出力トランジ
スタと、 前記ＭＯＳ出力トランジスタと並列に接続されたダミー
・トランジスタであって、前記ＭＯＳ出力トランジスタ
に接近し、 前記ダミー・トランジスタのゲートと接地との間に接続
された抵抗と、を備えた出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5361297P | 1997-07-24 | 1997-07-24 | |
| US053612 | 1997-07-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154855A true JPH11154855A (ja) | 1999-06-08 |
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Family
ID=21985429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24245498A Expired - Fee Related JP4153100B2 (ja) | 1997-07-24 | 1998-07-24 | 出力回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5986867A (ja) |
| EP (1) | EP0893868B1 (ja) |
| JP (1) | JP4153100B2 (ja) |
| KR (1) | KR100533559B1 (ja) |
| DE (1) | DE69839686D1 (ja) |
| SG (1) | SG79985A1 (ja) |
| TW (1) | TW390012B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160292A (en) * | 1997-04-23 | 2000-12-12 | International Business Machines Corporation | Circuit and methods to improve the operation of SOI devices |
| US6121104A (en) * | 1997-12-12 | 2000-09-19 | Texas Instruments Incorporated | Charge cancellation technique for integrated circuit resistors |
| US6292046B1 (en) * | 1998-09-30 | 2001-09-18 | Conexant Systems, Inc. | CMOS electrostatic discharge protection circuit with minimal loading for high speed circuit applications |
| US6166415A (en) * | 1998-11-02 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved noise resistivity |
| KR100327429B1 (ko) * | 1999-08-21 | 2002-03-13 | 박종섭 | 이에스디(ｅｓｄ) 보호회로 |
| DE19944488A1 (de) * | 1999-09-16 | 2001-04-19 | Infineon Technologies Ag | ESD-Schutzanordnung für Signaleingänge und -ausgänge mit Überspannungstoleranz |
| US6444511B1 (en) * | 2001-05-31 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | CMOS output circuit with enhanced ESD protection using drain side implantation |
| US6469560B1 (en) * | 2001-06-28 | 2002-10-22 | Faraday Technology Corp. | Electrostatic discharge protective circuit |
| CN1310325C (zh) * | 2001-07-05 | 2007-04-11 | 萨诺夫公司 | Mos器件以及静电放电保护电路 |
| US6552583B1 (en) * | 2001-10-11 | 2003-04-22 | Pericom Semiconductor Corp. | ESD-protection device with active R-C coupling to gate of large output transistor |
| US6747857B1 (en) | 2002-02-01 | 2004-06-08 | Taiwan Semiconductor Manufacturing Company | Clamping circuit for stacked NMOS ESD protection |
| US6809386B2 (en) * | 2002-08-29 | 2004-10-26 | Micron Technology, Inc. | Cascode I/O driver with improved ESD operation |
| US7692483B2 (en) * | 2007-10-10 | 2010-04-06 | Atmel Corporation | Apparatus and method for preventing snap back in integrated circuits |
| US8085604B2 (en) * | 2008-12-12 | 2011-12-27 | Atmel Corporation | Snap-back tolerant integrated circuits |
| US9548295B2 (en) | 2012-09-25 | 2017-01-17 | Infineon Technologies Ag | System and method for an integrated circuit having transistor segments |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05298889A (ja) * | 1992-04-15 | 1993-11-12 | Nec Corp | 保護回路 |
| US5646808A (en) * | 1994-08-05 | 1997-07-08 | Kawasaki Steel Corporation | Electrostatic breakdown protection circuit for a semiconductor integrated circuit device |
| US5631793A (en) * | 1995-09-05 | 1997-05-20 | Winbond Electronics Corporation | Capacitor-couple electrostatic discharge protection circuit |
-
1998
- 1998-07-21 SG SG9802477A patent/SG79985A1/en unknown
- 1998-07-22 DE DE69839686T patent/DE69839686D1/de not_active Expired - Lifetime
- 1998-07-22 EP EP98202469A patent/EP0893868B1/en not_active Expired - Lifetime
- 1998-07-22 US US09/120,992 patent/US5986867A/en not_active Expired - Lifetime
- 1998-07-24 KR KR1019980029852A patent/KR100533559B1/ko not_active IP Right Cessation
- 1998-07-24 JP JP24245498A patent/JP4153100B2/ja not_active Expired - Fee Related
- 1998-09-17 TW TW087112084A patent/TW390012B/zh not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027228A (ja) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
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|---|---|
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| DE69839686D1 (de) | 2008-08-21 |
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| TW390012B (en) | 2000-05-11 |
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| KR100533559B1 (ko) | 2006-02-13 |
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