KR19990014154A - 출력 구동기들을 위한 보호 회로 - Google Patents

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Abstract

더미 NMOS 트랜지스터(116)는 NMOS 출력 트랜지스터(102)에 병렬로 연결되어 있다. 더미 트랜지스터(116)의 게이트는 저항기(122)를 통해 접지(108)에 연결되어 있다. 저항기(122) 값과 더미 트랜지스터(116)의 게이트 정전 용량(121, 127)은 더미 트랜지스터 게이트(120)와 NMOS 출력 트랜지스터 게이트(110) 사이에서 희망했던 게이트 매칭을 얻도록 조정된다.

Description

출력 구동기들을 위한 보호 회로.
본 발명은 일반적으로 ESD 보호의 분야에 관한 것이고, 보다 상세히 출력 구동기들을 위한 ESD 보호에 관한 것이다.
동기(synchronous) DRAM 응용들에 있어서, 출력 버퍼(buffer)는 NMOS 풀-업 (pull-up) 트랜지스터 및 NMOS 풀-다운(pull-down) 트랜지스터로 구성된다. ESD 보호는 장치의 고속 필요 조건들 때문에 직렬 연결 저항기를 필요로 하는 어떤 보호 장치도 사용하지 않고 출력 버퍼에 제공되어야 할 필요가 있다. 동기 DRAM은 60㎒ 보다 빠르게 동작하도록 설계되어서, 출력의 하이 및 로우의 스위칭이 중요하다. 속도 경로에서의 어느 저항이라도 출력 구동기를 느리게 할 것이다. 더욱이, 양 및 음의 스트레스 극성들에 대해 작용하는 보호 기구가 유익하다.
논리 응용들에 사용되는 종래 기술의 출력 보호 기구 중 하나를 도 1에서 나타낸다. 이 기구는 ESD 펄스 동안 더미(dummy) 보호 트랜지스터(22)에 전원을 공급하기 위해서 풀-업 PMOS 트랜지스터(20)를 사용한다. 이 더미 보호 트랜지스터(22)는 출력 NMOS 트랜지스터(24)와 병렬로 연결되어 있고 PMOS 트랜지스터(20)를 통해 Vcc가 전력을 공급하며 게이트가 오프(즉, 0V)로 되어 있고 소스가 접지 기판에 연결되어 있다. 풀-업 PMOS는 Vcc에 자동 보호를 제공한다. 다른 응용들에서는, 트랜지스터(22)의 게이트가 직접 접지와 연결되어 있다.
공교롭게도, DRAM 응용들에서, PMOS 풀-업은 ESD 동안 Vcc의 전력을 공급하는 데에 이용할 수 없다. 종래 기술의 더미 트랜지스터는 ESD 동안 그 동작에 대해 PMOS 풀-업에 따라 좌우된다. 더욱이, 풀-업 PMOS 없이는, Vcc에 대한 자동 보호가 없다. 최종적으로, 부동 기판 DRAMs에 대해, 기판에 어떤 다이오드도 없고 보호의 게이트가 적절히 제어되지 않거나 또는 접지된다면, ESD 레벨은 음의 스트레스 극성들에 대해 더 낮아질 것이다. 다중-핑거(multi-finger) NMOS 트랜지스터에서의 ESD 보호 레벨은 접지 게이트 보호 장치가 사용되는 경우 에러가 발생할 수 있다는 것은 잘 알려져 있다.
따라서, 접지 기판 기술로 확장될 수 있을 뿐만 아니라, 부동 기판 DRAMs에 대해 보다 적절한 보호 기구가 요구된다.
본 발명은 출력 보호 회로이다. 더미 NMOS 트랜지스터는 NMOS 출력 트랜지스터와 병렬로 연결되어 있다. 더미 트랜지스터의 게이트는 저항기를 통하여 접지로 연결되어 있다. 저항기 값과 더미 트랜지스터의 게이트와 이 장치의 패드 쪽에 있는 소스/드레인 사이의 정전 용량은 더미 트랜지스터 게이트와 NMOS 출력 트랜지스터 게이트 사이에서 희망했던 게이트 매칭(matching)을 이루도록 조정된다.
본 발명의 이점은 부동 기판 응용들에 사용될 수 있는 출력 보호 회로를 제공하는 것이다.
본 발명의 또다른 이점은 출력의 드레인에 어떤 절연(isolation) 저항도 요구하지 않는 출력 보호 회로를 제공하는 것이다.
본 발명의 또다른 이점은 희망했던 보호 레벨을 얻도록 쉽게 변화될 수 있는 출력 보호 회로 설계를 제공하는 것이다.
본 발명의 또다른 이점은 부동 기판 및 접지 기판 기술 모두에 적용될 수 있는 출력 보호 회로 설계를 제공하는 것이다.
이들 및 다른 이점들은 도면과 함께 명세서를 참조하는 당업자들에게 명백할 것이다.
도 1은 논리 응용들에 대해 종래 출력 보호 기구의 개략도이다.
도 2는 본 발명에 따른 출력 보호의 단면도이다.
도 3은 본 발명에 따른 풀-업 및 풀-다운 출력 트랜지스터들 모두에 대한 출력 보호의 개략도이다.
도 4는 본 발명에 따른 풀-다운 출력 트랜지스터에 대한 출력 보호의 상면도이다.
도 5는 접지 기판 장치에 적용된 본 발명의 출력 보호의 개략도이다.
도 6은 도 5의 회로에 대한 게이트 전압 대 시간의 그래프이다.
도면의 주요 부분에 대한 부호의 설명
102 : NMOS 출력 트랜지스터 108, 109 : 접지
114 : 패드 116 : NMOS 더미 트랜지스터
120 : 더미 트랜지스터의 게이트 121 : 커패시터
122 : 저항기
많은 DRAM 응용들에서 기판이 부동 상태로 방치되기 때문에, 출력 NMOS 트랜지스터는 어쩌면 양호한 자기-보호적 장치가 될 수 있다. 그러나, 게이트 전위의 불확실성 때문에, 출력 NMOS 트랜지스터는 npn 보호 장치로서 완전히 효과적이지 않을 수 있다. 더욱이, 몇몇 출력 설계들에서, NMOS는 요구되는 보호를 제공할 만큼 충분히 크지 않을 수 있다. 본 발명은 게이트 전위 불확실성의 문제를 극복하여 출력 NMOS 트랜지스터가 ESD 보호를 위해 최대 한도로 사용되게 할 수 있다.
본 발명은 동기 DRAM NMOS 출력 구동기에 관련하여 설명될 것이다. 그러나, 본 발명이 다른 DRAM 설계들, 논리 설계들에 적용될 수 있고 CMOS 및 NMOS 출력 구동기들과 관련하여 사용될 수 있다는 것은 당업자들에게 명백할 것이다.
본 발명에 따른 풀-다운 트랜지스터에 대한 출력 보호의 단면(100)이 도 2에 도시되어 있다. NMOS 출력 트랜지스터(102)는 DRAM 출력 버퍼의 풀-다운 트랜지스터이고 전형적으로 기판(104)에 위치한 다중-핑거 출력 장치이다. NMOS 출력 트랜지스터(102)는 소스 전위(예를 들면, 접지)(108)에 연결된 소스(106)를 갖는다. 게이트 전극(110)은 적당한 내부 회로와 연결되어 있고 드레인(112 영역)은 출력 패드(114)에 연결되어 있다.
더미 트랜지스터(116)는 NMOS 출력 트랜지스터(102)와 병렬로 연결되어 있다. 더미 트랜지스터(116)의 드레인은 패드(114)에 연결되어 있다. 더미 트랜지스터(116)와 출력 트랜지스터(102) 양 드레인은 동일한 n-형 영역(112)을 사용하여 형성된다. 게이트(120)는 저항기(122)를 통하여 소스 전위(109)에 연결된다. 저항기(122)는 n-웰 저항기(n-웰(124)을 사용함)로서 보여진다. 물론, 저항기(122)는 대안으로 종래 기술에서 알려진 다른 물질들을 포함할 수 있다. 예를 들어, 저항기(122)는 폴리실리콘 저항기 또는 실리사이드 확산 영역일 수 있다. 더미 트랜지스터의 소스(126)는 소스 전위(108)에 연결된다. 이 회로는 더미 트랜지스터 게이트(120)와 드레인(112) 사이에서의 고유의 정전 용량에 좌우될 수 있거나 또는 분리된 커패시터가 게이트(120) 및 패드(114) 사이에 위치될 수 있다. 커패시터(121)가 양 경우를 설명하기 위한 것이다.
소스 전위들(108 및 109)은 동일한 소스일 수 있거나 또는 다를 수 있다. 부동 기판 DRAMs와 같은 몇몇 경우에 있어서는, 개별적인 소스들을 사용하는 것이 이로울 수 있다. 트랜지스터(116)에 대한 소스(108)는 출력 구동기(트랜지스터 102)에 의해 사용되는 로컬 접지와 동일할 수 있다. 소스(109)는 그 다음에 출력 구동기에 의해 사용되지 않는 개별적인 접지가 될 수 있다.
트랜지스터들(102 및 116)의 각각의 폭들은 폭들의 합이 V/m으로 이 기술들로 결정된 바와 같이 전체 희망했던 보호 레벨을 제공하도록 선택되어 진다. 예를 들어, 10 V/m에서 400㎛의 트랜지스터 폭이 희망했던 ESD 보호 레벨로 요구된다면, NMOS 출력 트랜지스터(102)의 폭과 더미 트랜지스터(116)의 폭의 합은 400㎛이다.
트랜지스터(102)의 채널 길이는 종래 기술에서 알려진 바와 같이 핫 캐리어 신뢰성을 고려하여 선택되어 진다. 기술에 대한 최소 기하학적 모양보다 20% 더 크게 선택되는 것이 보통이다. 더미 트랜지스터(116)의 길이는 핫 캐리어 신뢰성이 더미 트랜지스터(116)에 관련된 것이 아니기 때문에 최소로 될 수 있다.
유사한 보호 기구가 또한 풀-업 NMOS 트랜지스터(130)를 위해 사용될 수 있다. 양 보호 기구를 보여주는 개략도가 도 3에서 보여진다. 제2 더미 트랜지스터(132)는 풀-업 출력 트랜지스터(130)에 병렬로 연결되어 있다. 제2 더미 트랜지스터(132)와 풀-업 트랜지스터(130)의 드레인은 Vcc에 연결되어 있고 소스들은 출력 패드(114)에 연결되어 있다. 제2 더미 트랜지스터의 게이트는 또한 저항기(134)를 통해서 소스 전위(108)에 연결되어 있다. 선택적인 커패시터(136)는 이하 설명되는 바와 같이 게이트 커플링에 대한 제어를 위해서 더미 트랜지스터(132)의 게이트와 패드(114)측에서의 소스/드레인 영역 사이에 위치될 수 있다.
출력 트랜지스터(102) 및 관련된 더미 트랜지스터(116)의 상면도는 도 4에서 보여진다. 출력 트랜지스터(102)의 다중 핑거들이 보여진다. 더미 트랜지스터(116)는 반으로 쪼개지고 출력 트랜지스터(102)의 각 끝에 위치된다. 이 더미 트랜지스터(116)가 출력 트랜지스터(102)에 아주 근접하게 위치 되야 하는 것은 중요하다. 더미 및 출력 트랜지스터들 상에서 접점 대 게이트 간격들(드레인 및 소스에 대해)이 매치되는 것도 또한 중요하다.
도 2 및 도 4에서 보여진 출력 보호 회로의 동작은 지금 논의될 것이다. 이 논의에 대해서 출력 트랜지스터(102)는 더미 트랜지스터(116)보다 더 큰 폭을 갖는다고 가정된다. 이러한 경우에, 저항기(122) 및 정전 용량(121) 값들은 더미 트랜지스터(116)의 게이트가 ESD 동안 출력 트랜지스터(102)의 게이트보다 더 높게 결합되도록 선택된다. 저항기/커패시터는 더미 트랜지스터를 가진 전체 출력 회로의 컴퓨터 시뮬레이션(이를테면 SPICE)을 사용함으로써 설계될 수 있다. 0 Vav(드레인 접합부의 애벌란시 항복 전압(avalanche breakdown))의 램프(ramp)는 ESD 펄스 동안 드레인 애벌란시에 빠른 상승 시간을 나타내기 위해서 500ps 펄스들로 인가된다. 이것으로부터, 관계있는 게이트 커플링들이 결정될 수 있다.
소스 전위(108)에 관한 양의 ESD 스트레스에 대해서, 더미 트랜지스터(116)는 게이트 전위가 보다 높게 설계되었기 때문에 먼저 항복 모드로 간다. 출력 트랜지스터(102)에 아주 근접한 더미 트랜지스터(116)의 트리거링은 캐리어들이 출력 트랜지스터(102)의 접합부들에 의해 모아지도록 한다. 이것은 출력 트랜지스터(102)의 턴-온을 용이하게 한다. 최악의 경우에, 출력 트랜지스터(102)의 게이트는 이전 사이클에서부터 접지 전위에 있다. 이러한 경우더라도, 출력 트랜지스터(102)에 근접하는 더미 트랜지스터(116)의 트리거링은 충분한 캐리어가 출력 트랜지스터의 접합부에 의해 모여지게 되어 출력 트랜지스터(102)를 트리거할 수 있게 한다. 더미 트랜지스터(116) 및 출력 트랜지스터(102) 모두의 트리거링은 따라서 최대 보호가 주어지는 것을 확실하게 한다.
(기판 부동을 갖는) Vss에 대한 음의 스트레스에 대해서, 더미 트랜지스터(116)는 소스에 직접 연결되지 않기 때문에, 장치의 포화된 MOS 턴-온은 삼가하게 된다. 즉, 게이트 전위의 차징 업(charging up)은 RC 시상수(저항기(122) 및 게이트 산화물 정전 용량)에 의해 지연된다. 그래서, 출력 트랜지스터 게이트가 이전 상태에서부터 제로 전압이라 해도, 보호 장치는 필요한 보호를 주도록 먼저 턴-온 될 수 있다.
더미 트랜지스터(116)를 먼저 트리거하는데에 따른 부가적인 이점은 이것이 먼저 스냅백(snapback) 상태가 될 것이며 형성된 어떤 형태의 인터페이스 트랩도 더미 트랜지스터(116)에만 있을 수 있다는 것이다. 출력 트랜지스터(102)는 상대적으로 낮은 트랩핑 효과를 보일 것이고 따라서 핫 캐리어 수명이 낮아질 가능성이 적어지게 된다. 출력 트랜지스터(102)의 채널이 길어질 수록 핫 캐리어 신뢰성을 확실하게 할 것이다.
상기 논의는 출력 트랜지스터(102)의 폭이 더미 트랜지스터(116)의 폭보다 더 크다고 가정되었다. 그 대신에, 더미 트랜지스터(116)의 폭이 더 크다면, R/C 값은 출력 트랜지스터(102)의 게이트가 더미 트랜지스터(116)의 게이트보다 높게 결합하도록 조정되어야만 한다. 시뮬레이션이 출력 게이트가 더 높이 결합하지 않는다고 나타낸다면, 커패시터(128)가 출력(102)의 드레인과 게이트 사이에 추가될 수 있다. 이것은 양 트랜지스터들이 ESD하에서 마침내 턴-온되고 모두 ESD 보호를 제공하도록 도울 것임을 확실하게 한다. 폭들이 동일하다면, R/C 값들은 더미 트랜지스터(116)의 게이트가 출력 트랜지스터(102)와 동일한 레벨로 결합하도록 조정되어야만 한다. 보다 높은 게이트 커플링이라 해도, 출력에 대해 채널이 길어질 수록 핫 캐리어 신뢰성을 확실하게 한다.
더미 보호 전략은 기판이 논리 칩들에서와 같이 접지되어 있는 경우 서로 달라지게 된다. 접지 기판들에 대한 더미 보호는 도 5에서 보여진다. 이러한 경우에는, 출력 폭이 더미 폭보다 크든지 또는 더미 폭이 출력 폭보다 크든지, 게이트 커플링들은 도 6에서 도시된 바와 같이 (적어도 제1 10ns 동안) 매치된다. 이것은 로컬 기판 효과들이 접지 기판에 좌우될 수 없기 때문이다. 확산이 규소 화합물화 되지 않는다면, 양쪽에서 드레인 접점 대 게이트 간격들이 또한 매치된다.
본 발명이 실례가 되는 실시예들을 참조하여 설명되었지만, 이 설명은 제한적 의미로 해석되는 것은 아니다. 본 발명의 다른 실시예들뿐만 아니라, 실례가 되는 실시예들의 다양한 변형들과 결합들은 본 발명을 참조로 하는 당업자들에게 명백할 것이다. 그러므로 부가된 청구항들이 이러한 변형들 또는 실시예들을 포함하도록 의도된다.

Claims (9)

  1. 출력 회로에 있어서,
    패드와 전압 전위 사이에 연결되고 내부 회로에 연결된 게이트를 가지는 MOS 출력 트랜지스터;
    상기 MOS 출력 트랜지스터와 병렬로 연결되고, 상기 MOS 출력 트랜지스터에 아주 근접하여 위치된 더미 트랜지스터; 및
    상기 더미 트랜지스터의 게이트와 접지 사이에 연결된 저항기
    를 포함하는 출력 회로.
  2. 제1항에 있어서, 상기 회로는 부동 기판을 가지고 있고 상기 저항기의 값 또는 상기 더미 트랜지스터의 게이트 상의 정전 용량의 값 중 하나 또는 모두는 상기 MOS 출력 트랜지스터 및 상기 더미 트랜지스터 중 보다 큰 것의 게이트가 다른 하나 보다 높은 전압에 결합되도록 조정되는 출력 회로.
  3. 제1항에 있어서, 상기 MOS 출력 트랜지스터가 상기 더미 트랜지스터보다 큰 폭을 가지는 출력 회로.
  4. 제3항에 있어서, 상기 더미 트랜지스터의 상기 게이트 상에 있는 상기 저항, 정전 용량 중 하나, 또는 모두는 상기 더미 트랜지스터의 상기 게이트가 상기 MOS 출력 트랜지스터의 상기 게이트 보다 높은 전압으로 결합되는 출력 회로.
  5. 제1항에 있어서, 상기 더미 트랜지스터의 상기 폭은 상기 더미 트랜지스터의 상기 폭과 상기 MOS 출력 트랜지스터의 상기 폭의 합이 대략 희망했던 ESD 보호 레벨을 제공하는데에 필요한 값과 같도록 선택되는 출력 회로.
  6. 제1항에 있어서, 상기 더미 트랜지스터의 길이는 상기 MOS 출력 트랜지스터의 길이보다 짧은 출력 회로.
  7. 제1항에 있어서, 상기 전압 전위는 접지인 출력 회로.
  8. 제1항에 있어서, 상기 전압 전위는 고 전원 전압인 출력 회로.
  9. 제1항에 있어서, 상기 회로는 접지 기판을 가지고 상기 더미 트랜지스터의 게이트 커플링은 적어도 10 ns 동안 상기 MOS 출력 트랜지스터의 게이트 커플링과 매치되는 출력 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160292A (en) * 1997-04-23 2000-12-12 International Business Machines Corporation Circuit and methods to improve the operation of SOI devices
US6121104A (en) * 1997-12-12 2000-09-19 Texas Instruments Incorporated Charge cancellation technique for integrated circuit resistors
US6292046B1 (en) * 1998-09-30 2001-09-18 Conexant Systems, Inc. CMOS electrostatic discharge protection circuit with minimal loading for high speed circuit applications
US6166415A (en) * 1998-11-02 2000-12-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved noise resistivity
KR100327429B1 (ko) * 1999-08-21 2002-03-13 박종섭 이에스디(ｅｓｄ) 보호회로
DE19944488A1 (de) 1999-09-16 2001-04-19 Infineon Technologies Ag ESD-Schutzanordnung für Signaleingänge und -ausgänge mit Überspannungstoleranz
US6444511B1 (en) * 2001-05-31 2002-09-03 Taiwan Semiconductor Manufacturing Company CMOS output circuit with enhanced ESD protection using drain side implantation
US6469560B1 (en) * 2001-06-28 2002-10-22 Faraday Technology Corp. Electrostatic discharge protective circuit
CN1310325C (zh) * 2001-07-05 2007-04-11 萨诺夫公司 Mos器件以及静电放电保护电路
US6552583B1 (en) * 2001-10-11 2003-04-22 Pericom Semiconductor Corp. ESD-protection device with active R-C coupling to gate of large output transistor
US6747857B1 (en) 2002-02-01 2004-06-08 Taiwan Semiconductor Manufacturing Company Clamping circuit for stacked NMOS ESD protection
US6809386B2 (en) * 2002-08-29 2004-10-26 Micron Technology, Inc. Cascode I/O driver with improved ESD operation
JP4701886B2 (ja) * 2005-07-13 2011-06-15 富士電機システムズ株式会社 半導体装置
US7692483B2 (en) * 2007-10-10 2010-04-06 Atmel Corporation Apparatus and method for preventing snap back in integrated circuits
US8085604B2 (en) * 2008-12-12 2011-12-27 Atmel Corporation Snap-back tolerant integrated circuits
US9548295B2 (en) 2012-09-25 2017-01-17 Infineon Technologies Ag System and method for an integrated circuit having transistor segments

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05298889A (ja) * 1992-04-15 1993-11-12 Nec Corp 保護回路
US5646808A (en) * 1994-08-05 1997-07-08 Kawasaki Steel Corporation Electrostatic breakdown protection circuit for a semiconductor integrated circuit device
US5631793A (en) * 1995-09-05 1997-05-20 Winbond Electronics Corporation Capacitor-couple electrostatic discharge protection circuit

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