DE2824419C2

DE2824419C2 - Feldeffekttransistor und Verfahren zu dessen Herstellung

Info

Publication number: DE2824419C2
Application number: DE2824419A
Authority: DE
Inventors: Junji Dipl.-Ing. Tokyo Sakurai
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1977-06-03
Filing date: 1978-06-03
Publication date: 1983-12-01
Also published as: NL7806006A; US4251828A; NL186664B; NL186664C; JPS6143864B2; GB1604786A; DE2824419A1; JPS54881A

Description

Die vorliegende Erfindung befaßt sich mit einem Feldeffekttransistor (FET) nach dem Oberbegriff des Patentanspruchs 1, sowie mit einem Verfahren zu dessen Herstellung.

Der Aufbau eines derartigen MOS-Feldeffekttransistors mit einer vergrabenen Isolierschicht wird nachfolgend anhand der Fig. 1(a), (b) und (c) im einzelnen erläutert.

F i g. 1 a zeigt eine Längsschnittansicht des MOS-FeIdeffekttransistors, dessen Isolierschicht 2 aus Siliciumdic.:id besteht, das auf dem P(N)-Ie!tenden Halbleitersubstrat 1 gebildet ist und ein Fenster aufweist, um einen Teil des Substrats freizulegen, auf dem eine einkristalline epitaktische Siliciumschicht 3 angeordnet ist. Diese Siliciumschicht 3 besitzt P-(N)--Leitfähigkeit, wenn sie epitaktisch auf dem P(N)-Siliciumsubstrat 1 gezüchtet worden ist Da die Siliciumschicht 3 zunächst auf der gesamten oberen Oberfläche sowohl des freigelegten Teils des Subsi.ates 1 als auch der Siliciumdioxidschicht 2 niedergeschlagen wird, ist ein Umfangsteil des niedergeschlagenen Siliciums polykristallin. Dieser Teil ist in Fig. l(a) als ein Teil der polykristallinen Siliciumschicht 4a und 4b, die auf der Siliciumdioxidschicht 2 niedergeschlagen ist, gezeigt Das polykristalline Silicium der Schicht 4a und 4b ist mit N(P)-Dotierstoff dotiert und besitzt N+(P⁺)-Leitfähigkeit Ein Umfangsteil -ier einkristallinen Siliciumschicht 3 ist durch die N(P)-Dotierung der polykristallinen Siliciumschicht 4a und 46 zu N(P)-Leitfähigkeit umgewandelt worden und ist daher mit 3b und 3c bezeichnet, um ihn von der ursprünglichen P(N)-Schicht 3a zu unterscheiden. Freigelegte Teile des Siliciumsubstrats sind ebenfalls zu N(P)-Leitfähigkeit umgewandelt worden und sind daher mit \b und Ic bezeichnet, um sie vom Siliciumsubstrat la mit der ursprünglichen P(N)-Leitfähigkeit zu unterscheiden. Eine Siliciumdioxidschicht 5 umgibt die polykristalline Siliciumschicht 4a, 4b. Eine P(N)-leitende polykristalline Siliciumschicht 6 als Gateelektrode ist auf einer dünnen Isolierschicht 7 gebildet, die beispielsweise aus Siliciumdioxid besteht, das auf der einkristallinen Siliciumschicht 3 erzeugt worden ist. Eine PSG-(Phosphorsilikatglas-)schicht 8 mit Fenstern bedeckt die gesamte Oberfläche des MOS-Transistors, und metallische Elektroden 9 und 10 sind durch die Fenster in ohmschen Kontakt mit den polykristallinen Siliciumschichten 4a bzw. 4b gebracht worden.

Die Sourcezone ist in der polykristallinen Silicium- w schicht 4a, der einkristallinen Siliciumschicht Zb und dem Siliciumsubstrat \b gebildet. Die Kanalzone ist im oberen Teil der P(N)-leitenden Siliciumschicht 3a gebildet. Die Drainzone ist in der polykristallinen Siliciumschicht 4b, der einkristallinen Siliciumschicht 3c und dem Siliciumsubstrat Ic gebildet. Da die polykristallinen Siliciumschichten 4a und 4b vom Substrat 1 durch die Siliciumdioxidschicht 2 getrennt sind, ist die Kapazität zwischen den Siliciumschichten 4a bzw. 4b und dem Substrat sehr klein.

Eine Draufsicht auf die Anordnung zeigt Fig. l(c). Der durch eine Linie Ua umgebene Rechteckbereich entspricht dem freigelegten Teil der polykristallinen Siliciumschicht 4a. Eine Metalleitung 9 erstreckt sich über die Oberfläche des Transistors zu der Siliciumschicht 4a. Der durch die durchgehende Linie Ls umgebene Bereich entspricht der Sourcezone, die in den N(P)-leitenden Siliciumschichten 4a und 3b gebildet ist. Der durch eine Linie L4& umgebene Rechteckbereich entspricht dem freigelegten Teil der polykristallinen Siliciumschicht 4b. Die Metalleitung 10 geht vom freigelegten Bereich der Siliciumschicht 4b aus. Der durch eine durchgehende Linie Ld umgebene Bereich entspricht der Drainzone, die in den N(P)-leitenden Siliciumschichten 4b und 3c gebildet ist. Der von einer Linie Lc umgebene Bereich entspricht dem Platz der Gateelektrode 6 aus polykristallinen! Silicium, die an dem von einer Linie U, umgebenen Bereich freigelegt ist. Die Metalleitung 11 geht vom freigelegten Bereich der Siliciumgateelektrode 6 aus, der von der Linie L₆ umgeben ist Die unterhalb der Siliciumdioxidschicht 7 gebildete Kanalzone ist in Fig. l(c) durch alle schraffierten Linien gekennzeichnet. Die Metalleitungen 9, 10 und 11 stellen eine Verbindung zur Sourcezone, zur Drainzone bzw. zur Siliciumgateelektrode her.

Ein Nachteil des beschriebenen MOS-Transistors mit der vergrabenen Siliciumdioxidschicht 2 ist aus F i g. l(b) entnehmbar, die eine Querschnittsansicht von F i g. l(a) längs der Linie (b)-(b) in F i g. l(c) dargestellt Die Kanalzone ist in der P(N)-leitenden einkristallinen Siliciumschicht 3a mit einem trapezförmigen Querschnitt gebildet Die Bodenbreite der trapezförmigen Siliciumschieht 3a ist gleich der Breite W_0x des Fensters in der vergrabenenen Siliciumdioxidschicht 2. Die Siliciumschichten, die auf dem freigelegten Teil des Siliciumsubstrats niedergeschlagen sind und polykristallin werden, sind in Fig. l(c) mit 4d und 4e bezeichnet Wie bereits im Zusammenhang mit Fig. l(a) erläutert, wird der auf dem Substrat 1 niedergeschlagene Teil des Siliciums iu einer einkristallinen Schicht 3a und der andere Teil wird polykristallin. Wenn die polykristalline Siliciumschicht mit Ausnahme der Schichten 4a und 4b zur Siliciumdioxidschicht 5 oxidiert wird, sind sowohl die einkristalline Siliciumschicht 3a der Kanalzone als auch die polykristallinen Siliciumschichten 4d, 4e durch die dünne Si'.lciumdioxidschicht 7 mit einer Breite Wc maskiert. Die polykristallinen Siliciumschichten 4d und 4e bleiben daher nicht-oxidiert, wie es in Fig. l(b) gezeigt ist.

Da die Diffusionskonstante eines Dotierstoffs in polykristallinem Silicium größer ist als in einkristallinem Silicium, diffundiert der Dotierstoff, der in die Sourcezone L₅ und die Drainzone Ld (F i g. l(c)) dotiert wird, rasch in die polykristallinen Siliciumschichten 4d und 4e, die in Fig. l(c) dicht schraffiert sind. Die polykristallinen dotierten Siliciumschichten 4d und 4e erstreckten sich durch den MOS-Transistor, wie die dicht schraffierten Bereiche der F i g. l(c) zeigen, und es tritt ein Kurzschluß zwischen der Sourcezone (L_s) und der Drainzone (Ld) aufgrund der zwischen diesen verlaufenden polykristallinen Siliciumschichten oder -verbindungen 4d und 4e auf. Die Produktionsausbeute von MOS-Halbleitervorrichtungen mit der vergrabenen Isolierschicht ist deshalb niedrig.

Aus der GB-PS 14 57 800, ist ein Isolierschicht-Feldeffekttransistor der beschrieben Art bekannt. Bei diesem Stand der Technik ist das Problem eines Kurzschlusses durch polykristalline Siliciumstreifen zwischen der Source-Zone und der Drain-Zone auf beiden Seiten des Kanals dadurch gelöst, daß diese polykristallinen Siliciumstreifen entfernt werden. Bei der Entfernung des polykristallinen Siliciums wird die Substratoberfläche freigelegt, so daß nachfolgend ein in der Druckschrift nicht erwähnter weiterer Schritt zum Schutz des Substrats erforderlich ist.

Aufgabe der Erfindung ist es, einen Feldeffekttransistor der eingangs angegebenen Art zu schaffen, bei dem kein von polykristallinen Halbleiterschichten am Rande des Kanals verursachter Kurzschluß zwischen Source- und Drain-Zone auftritt. Aufgabe der Erfindung ist ferner die Schaffung eines Verfahrens zur Herstellung eines solchen Feldeffekttransistors.

Diese Aufgabe wird durch die Merkmale im kennzeichnenden Teil des Anspruchs 1 bzw. des Anspruchs 7 gelöst. Vorteilhafte Weiterbildungen der

Erfindung sind in den ü'nieransprüchen enthalten.

Im folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert. In der Zeichnung zeigt

F i g. 2 eine Ausführungsform des neuen Feldeffekttransistors;

Fig.3, 4, 5(a), 6(a), 7(a), 8, 10 bis (14(a) und 16 Querschnittsansichten von Ausführungsformen des neuen Feldeffekttransistors teils im Herstellungsstadium, ähnlich der Querschnittsansicht der F i g. l(a):

Fig.4, 5{b), 6{b), 7(b), 10 bis 14(b) und 15 Querschnittsansichten verschiedener Ausführungsformen des neuen Feldeffekttransistors, teils im Herstellungsstadium, ähnlich der Querschnittsansicht der Fig. 1(b);

F i g. 9 eine schematische Draufsicht auf einen neuen Feldeffekttransistor und

Fig. 17 einen Vergleich zwischen einem herkömmlichen und einem erfindungsgemäßen Feldeffekttransistor anhand von Drainstrom/Source-Drain-Spannungs-Kennlinien.

Eine Ausführungsform der neuen MOS-Halbleitervorrichtung wird nun im einzelnen anhand der Fig. 2 erläutert, die eine Querschnittsansicht des Aufbaus einer erfindungsgemäßen Ausführungsform eines MOS-Transistors zeigt. Die Schnittrichtung der Fig. 2 ist die gleiche wie bei Fig. l(b). Der Querschnittsaufbau des eine erfindungsgemäße Ausführungsform darstellenden MOS-Transistors in der Querschnittsrichtung (a)-(a) in Fig. 1 c ist dem in F i g. 1 (a) gezeigten gleich.

In F i g. 2. in der für solche Teile des MOS-Transistors, welche Teilen der F i g. l(a), (b) und (c) gleichen, die gleichen Bezugsziffern wie dort verwendet sind, sind wichtige Isolierteile mit 31a und 316 bezeichnet und an den gleicher. Stellen angeordnet wie die polykristallinen Siliciumschichten 4c/bzw. 4eder Fig. l(b). Gleichzeitig mit der Oxidation der polykristallinen Siliciumschichten 4c/und 4e werden Teile der einkristallinen Schicht 3 zu Siliciumdioxidschichten 30a und 3Ci oxidiert. Diese Oxidation der einkristallinen Siliciumschicht ist vorteilhaft, da die Teile der einkristallinen Siliciumschicht 3, die an die polykristalline Siliciumschicht 4 angrenzen, keine besonders guten kristallografischen Eigenschaften aufweisen. Diese Isolierteile 30a, 306,31a und 3!£bestehen aus Siliciumdioxid. Mit anderen Worten, die Siliciumdioxidschichten 30a und 31a sind zwischen einer geneigten Oberfläche 3e der Siliciumschicht 3a und sowohl dem Ende 2a der vergrabenen Siliciumdioxidschicht 2 als auch dem Ende 5a der Siliciumdioxidschicht 5 gebildet. Außerdem sind die Siliciumdioxidschichten 30i> und 31 b zwischen einer geneigten Oberfläche 3d und sowohl dem Ende 2ö der vergrabenen Siiiciumdioxidschicht 2 als auch dem Ende 56 der Siliciumdioxidschicht 5 gebildet. Wenn hiernach der sich verjüngende Querschnitt der Siliciumschicht 3a gekrümmte Seiten 3e und 3d aufweist, kann die Siliciumschicht 3a geneigte grade Seiten 3e und 3d aufweisen, wie in dem Fall, in welchem der sich verjüngende Querschnitt der Siliciumschicht 3a einen trapezförmigen Querschnitt aufweist, wie es in Fi g. l(b) gezeigt ist Die Siliciumdioxidschichten 30a, 30Z?, 31a und 31 6 erstrecken sich durch den MOS-Transistor, wie es in den engschraffierten Bereichen der F i g. l(c) gezeigt ist, und deshalb tritt ein Kurzschluß zwischen der Sourcezone L₅ und der Drainzone La nicht auf und zwar aufgrund des Vorhandenseins der Isolierschichten 30a, 30b, 31a und 316.

Die Breite Wc der Isolierschicht 7 und des benachbarten Teils der Kanalzone ist kleiner als die Fensterbreite lV₀*der Isolierschicht2.

Die bevorzugten elektrischen oder physikalischen Eigenschaften einiger Teile des MOS-Transistors werden nachfolgend erläutert, hauptsächlich anhand der Fig.1(a).

Wenn ein P-leitendes Siliciumsubstrat 1 verwendet wird, sollte dessen spezifischer Widerstand niedrig sein, d. h. im Bereich von etwa 0,5 bis 2,0 Ohm · cm. Dies

ίο deshalb, weil der niedrige spezifische Widerstand des P-Siliciumsubstrats 1 vorteilhafterweise einen Kanalstopper bilden kann, um die Erzeugung eines parasitären MOS-Transistors auf der Oberfläche des P-Ieitenden Siliciumsubstrats 1 zu verhindern, und ferner, weil der niedrige spezifische Widerstand, d.h., die hohe Doticrstoffkonzentration, des P-leitenden Siliciumsubstrats 1 die Dotierstoffkonzentration der epitaktisch gezüchteten Siliciumschicht 3a zu einer angemessenen niedrigen P--Konzentration ändern kann. Wenn die Dotierstoffkonzentration des P-Siliciumsubstrats jedoch zu hoch ist, wird die (Sperrschicht-)Übergangskapazität zwischen den N-Siliciumschichten 3b und 3cund der P-Siliciumschicht 3a erhöht, mit dem Ergebnis, daß die Schaltgeschwindigkeit und der Energieverbrauch des MOS-Transistors verschlechtert, d.h. verringert bzw. erhöht werden. Da die Dotierstoffkonzentration der P-Siliciumschicht 3a zu hoch wird, werden zudem die Schwellenspannung V,_h und der Backgate- (mit dem Gate zusammenwirkendes Gegengate)effekt des MOS-Transistors nachteiligerweise durch die zu hohe Dotierstoffkonzentration des P-Siliciumsubstrats beeinflußt.

Die vergrabene Isolierschicht 2 besitzt vorzugsweise eine Dicke im Bereich von 0,5 bis 2 μηι. Wenn die vergrabene Isolierschicht 2 dicker als 2 μηι ist, ist die Kapazität zwischen dem P-Siliciumsubstrat 1 und jeder der N-dotierten polykristallinen Siliciumschichten 4a und 46 kleiner als wenn die Schicht 2 eine geringere Dicke als 2 μπι aufweist. Wenn die vergrabene Isolierschicht 2 jedoch zu dick ist, ist der Höhenunterschied zwischen der Oberkante dieser Schicht 2 und jenem Teil des Siliciumsubstrats l_v der durch das Fenster dieser Schicht 2 freigelegt ist, groß, und der Prozeß zur Herstellung der Halbleitervorrichtung wird nachteilig beeinflußt, wie weiter unten beschrieben ist. Die Dicke der Isolierschicht sollte daher im Bereich von 0,5 bis 2,0 μπι liegen.

Die epitaktisch gezüchtete Siliciumschicht 3a sollte eine Dicke von 0,5 bis 1,5 μπι, P-Leitfähigkeit und einen spezifischen Volumenwiderstand ρ* im Bereich von 0,5 bis 50 Ohm · cm aufweisen. Um einen pn-übergang zwischen der epitaktischen Siüciurnschicht 32 der Kanalzone und der Sourcezone 4a einerseits und der Drainzone 46 andererseits zu bilden, muß die gesamte Kanalzone P-Leitfähigkeit aufweisen. Die Konzentration der P-Dotierung in der Siliciumschicht 3a sollte so niedrig sein, daß die Spannungsfestigkeit des genannten pn-Obergangs gegenüber einer Sperrspannung für die herzustellende Halbleitervorrichtung genügend hoch ist Wenn diese P-Konzentration zu hoch ist wird die Schaltgeschwindigkeit des MOS-Transistors verringert. Die P-Konzentration der P--Siliciumschicht 3a ist derart, daß diese Schicht einen spezifischen Volumenwiderstand Oo von 0,5 bis 50 Ohm ■ cm aufweist Der Ausdruck spezifischer Volumenwiderstand Qb wird hier verwendet um den spezifischen Widerstand des Körpers oder Volumenteils der Halbleiterschichten von deren spezifischem Oberflächenwiderstand ρ₅ zu unter-

scheiden.

Im folgenden werden anhand der Fig.3 bis 15 Beispiele für die Herstellung eines N-Kanal-MOS-Transistors erläutert:

Nach einer Ausführungsform des erfindungsgemäßen Verfahrens wird die Siliciumdioxid-lsolierschicht 2 (F i g. 3) mit einer Dicke von 0,5 bis 2,0 μΐη auf dem P-Ieitenden Siliciumsubstrat 1 durch dessen thermische Oxidation gebildet und dann mit einem viereckigen Fenster versehen, um einen Teil des P-leitenden Siliciumsubstrats 1 freizulegen. Es ist möglich, eine selektive Oxidation des Siliciumsubstrats 1 (F i g. 5) mit Hilfe einer Methode durchzuführen, die LOCOS oder ISOPLANAR genannt wird und bei der eine Siliciumnitridmaske 13 (Fig.4) verwendet wird. Im Fall einer selektiven Oxidation ist die Differenz zwischen der Oberkante der Siliciumdioxidschicht 2 (F i g. 4) und dem freigelegten Teil des Siliciumsubstrats kleiner als die Differenz, die bei der thermischen Oxidation des gesamten Siliciumsubstrats verursacht wird.

Wenn die Dicke der Siliciumdioxidschicht 2 über 2 μπι hinausgeht, ist es schwierig, die Masken genau auszurichten welche zur Mustergebung derjenigen Schichten verwendet werden, welche auf der Siliciumdioxidschicht 2 gebildet werden. Zusätzlich besteht die Wahrscheinlichkeit, daß die Aluminiumleitungen 9, 10 und 11 unterbrochen werden. Wenn im Falle der selektiv oxidierten Siliciumdioxidschicht 2 (Fig.4) deren Dicke 2 μπι übersteigt, ist der sog. Vogelschnabel, d. h. das Ende 2a der Siliciumdioxidschicht 2, so vergrößert, daß es unmöglich ist, Halbleiterelemente mit feinen Mustern zu erzeugen.

Die Siliciumschicht 4 (F i g. 3) wird aus der Dampfphase auf der Oberseite der Siliciumdioxidschicht 2 und des freigeleften Teils des P-leitenden Siliciumsubstrats 1 niedergeschlagen. Eine zu bevorzugende Bedingung für die Züchtung des Siliciums aus der Dampfphase ist folgende:

Siliciumquelle:

nicht-dotiertes Monosilan (SiH₄)

in Gasform (1 % SiH₄ in H₂)
Trägergas:

u.

Molverhältnis von SiH₄ zu H₂:

0,2 bis 0,3
Temperatur des Siliciumsubstrats:

1000 bis 1050⁰C
Druck im Züchtungsgefäß:

1 bar oder weniger
Züchtungsgeschwindigkeit:

i,0 μπι pro Minute

Die epitaktisch gezüchtete Siliciumschicht 3 besitzt eine zu P-Leitfähigkeit führende Dotierstoffkonzentration von 6 xlO¹⁴ bis 5XlO¹⁵Cm-^₁ da das P-leitende Siliciumsubstrat eine relativ hohe Dotierstoffkonzentration besitzt, wie zuvor erwähnt, und da ferner nicht-dotiertes Monosilangas als Züchtungsquelle verwendet wird. Beim derzeitigen Technologiestand ist es möglich, leicht die Dotierstoffkonzentration von 6 χ 10'⁴ bis 5 χ 10¹⁵ cm-³ zu reproduzieren, da das Monosilangas nicht dotiert ist Die Dicke der epitaktischen Siliciumschicht 3 sollte im Bereich von 0,5 bis 1,5 μπι liegen. Wie zuvor im Zusammenhang mit F i g. 1 (a) bemerkt worden ist, wird ein Teil 4 dieser Siliciumschicht, der auf oder in der Nähe der Siüciumdioxidschicht 2 niedergeschlagen ist Dolvkristallin.

Eine Siliciumdioxidschicht Ta (F i g. 5(a) und (b)) mit einer Dicke von etwa 50 nm wird auf den Siliciumschichten 3 und 4 durch deren thermische Oxidation erzeugt und eine Siliciumnitridschicht Tb mit einer Dicke von etwa 100 bis 150 nm wird auf der Siliciumdioxidschicht Ta niedergeschlagen. Die Siliciumnitridschicht Tb kann auch direkt auf den Siliciumschichten 3 und 4 niedergeschlagen werden. Die Siliciumnitridschicht Tb (F i g. 5(a) und (b)) wird unter Verwendung einer (nicht gezeigten) Fotolackmaske und einer Plasmaätzung mit Ausnahme eines Teils der Breite IV_n entfernt.

Die Breite W_n der übrig bleibenden Siliciumnitridschicht Tb (Fig.5(b)) sollte derart sein, daß die Breite Wc der zuvor erwähnten Kanalzone kleiner als die Fensterbreite W_0x der Siliciumdioxidschicht 2 wird. Dies bedeutet nicht notwendigerweise, daß die Breite W_n schmaler als W_0x sein muß, und zwar aus den später erläuterten Gründen. Die Länge L_n der zurückbleibenden Siliciumnitridschicht Tb (F i g. 5(a)) ist solchermaßen, daß ein Teil der polykristallinen Siliciumschicht unter der Siliciumnitridschicht Tb bedeckt bleibt.

Die übrig bleibende Siliciumnitridschicht Tb(F i g. 5(a) und (b)) wird als Makse verwendet, und die freiliegende Siliciumdioxidschicht Ta mit einer Dicke von 50 nm wird entfernt. Die nun freiliegenden Siliciumschichten 3 und 4 werden abgetragen, um deren Dicke auf etwa 55% der ursprünglichen Dicke zu verringern. Wenn die Siliciumschichten 3 und 4 mit einer Dicke von 1 μπι gezüchtet worden sind, werden sie dabei auf eine Dicke von 550 nm reduziert.

Das Entfernen bzw. Abtragen der Siliciumdioxidschicht Ta und der Siliciumschichten 3 und 4 wird durch Plasmaätzung oder mit einer Lösung von Salpetersäure und Fluorwasserstoffsäure durchgeführt. Ein Teil der einkristallinen Siliciumschicht 3 und ein Teil der polykristallinen Siliciumschicht 4 werden als Folge der selektiven Entfernung der Siliciumnitridschicht Tb und der Siliciumdioxidschicht Ta freigelegt, wie es in den Fig.5(a) und (b) gezeigt ist. Diese freigelegten Siliciumschichten 3 und 4 werden einer thermischen Oxidation unterzogen, um diese Schichten 3 und 4 in die Siliciumdioxidschichten 5, 30a, 30b, 31a und 31 b (Fig.6(a) und (b)) zu verwandeln. Die Siliciumdioxidschichtcn 30s und 30i?(F i g. 6(b)) werden, auch unter den Rändern der Siliciumnitridschicht Tb gebildet. Dies deshalb, weil beim Entfernen der Siliciumdioxidschicht Ta und beim Abtragen der Siliciumschichten 3 und 4 (Fig.5(a) und (b)) ein Seitenätzen zwischen der Siliciumnitridschicht Tbuna der Siliciumdioxidschicht Ta auftritt. Die Siliciumdioxidschichten 30a und 30ό werden während der thermischen Oxidation der freigelegten Siiiciumschichien 3 und 4 gebildet und dringen daher notwendigerweise unter die seitlich geätzte Siliciumnitridschicht Tb. Dieses Eindringen von Siliciumdioxid wird als Vogelschnabel bezeichnet Folglich wird selbst dann, wenn die Breite W_n der Siliciumnitridschicht größer als die Fensterbreite W_0x ist, das Erfordernis von W_G< W_0x erfüllt (wobei Wc die Breite der Kanalzone ist). Das Silicium der Schichten 4d und 4e (Fig. Ic) ist von der Oberseite bis zum Boden dieser Schichten oxidiert Wenn dieses Erfordernis erfüllt ist und die Siliciumdioxidschichten 30a, 306 und 31a, 316 somit längs der beiden Seiten 3c bzw. 3d der einkristallinen Siliciumschicht 3a vorhanden sind, kann ein Kurzschluß zwischen den Source- und Drainzonen 4a bzw. 4b (F i g. 6(a)) verhindert werden.

Wenn die Oxidation der freigelegten Siliciumschichten 3 und 4 {Fig.5(a) und (b)) unter der Bedingung

Wc £ W_0x durchgeführt wird, wird die maskierte polykristalline Siliciumschicht unoxidiert gelassen und mit einem Dotierstoff zur Erzeugung der Source- und der Drainzone dotiert, wie es im Zusammenhang mit den Fig. l(b) und (c) erläutert worden ist. Folglich werden die Sourcezone und die Drainzone kurzgeschlossen oder aber, wenn kein Kurzschluß auftritt, wird die Stehspannung (Spannungsfestigkeit) zwischen der Source- und der Drainzone verrii.gert oder der Leckstrom zwischen diesen Zonen unvorteilhafterweise erhöht. Ferner gilt allgemein: wenn eine Siliciumdioxidschicht. auf einer polykristallinen Siliciumschicht und einer einkristallinen Siliciumschicht gebildet wird, ist die Stehpsannung (Spannungsfestigkeit) der Siliciumdioxidschicht auf der polykristallinen Siliciumschicht a'if der polykristallinen Siliciumschicht kleiner als auf der einkristallinen Siliciumschicht. Die Siliciumdioxidschicht 7 (Fig. l(b)) auf den polykristallinen Siliciumschichten 4d, 4e ist deshalb im Hinblick auf die geringe Stehpsannung des Gates nachteilig. Wenn aber die Breite IVc der Kanalzone kleiner ist als die Fensterbreite W_ox, werden die freiliegenden polykristallinen Siliciumschichten 4d, 4e vorteilhafterweise zu den dicken Siliciumdioxidschichten 31a und 316 oxidiert. Nach dieser Oxidation werden die Isolierschichten 7a und 76 entfernt, da deren Eigenschaften während der Oxidation in solchem Maß verschlechtert worden sind, daß sie als Gateisoliermaterial ungeeignet sind. Die freiliegende einkristalline Siliciumschicht 3a und die freiliegenden polykristallinen Schichten 4a und 4b werden wieder oxidiert, um die Siliciumdioxidschicht 7 (F i g. 7(a) und (b)) mit einer Dicke von 50 bis 100 nm zu bilden, und die polykristailine Siliciumschicht 6 wird auf der Siliciumdioxidschicht 7 mit einer Dicke von 300 bis 500 nm niedergeschlagen.

Die polykristalline Siliciumschicht 6 (Fig. 7(a) und (b)) wird auf der gesamten Oberfläche der Siliciumdioxidschichten 30a, 306, 5 und 7 niedergeschlagen und dann mit Hilfe von Fotolack 21 zur Bildung der Gateelektrode 6 gemustert. Die Breite der Gateelektrode 6 (F i g. 7(b)) ist beträchtlich größer als die breite W_c. Um die Länge der Siliriumdioxidschicht 7 (F i g. 7(a); gleich der Länge der Gateelektrode 6 zu machen, wird der freiliegende Teil der dünnen Siliciumdioxidschicht 7 durch Selbstausrichtung mit der polykristallinen Siliciumschicht 6 unter Verwendung einer Fluorsäureätzlösung gänzlich entfernt. Für die Schicht 6 können anstelle von Silicium Molybdän und Wolfram verwendet werden.

Anschließend wird die PSG-Schicht S (F i g. 8) mit einer Dicke von 800 nm auf der gesamten oberen Oberfläche der Halbleiterstruktur niedergeschlagen, und der in der PSG-Schicht 8 mit einem Anteil von 20% enthaltene Phosphor wird dann durch eine folgende Erwärmung sowohl in die polykristallinen Siliciumschichten 4a, 6 und 46 als auch in die einkristallinen Siliciumschichten 36 und 3c (Fig.8) dotiert, um den Leitfähigkeitstyp dieser Schichten zu ändern. Die selektive Dotierung in die Halbleiterschichten 3,4a und 46 wird durch Selbstausrichtung mit der durch die polykristalline Siliciumschicht 6 und die Siliciumdioxidschicht 7 gebildeten Maske erreicht Die Erwärmung kann 20 Minuten lang in einer Sauerstoffatmosphäre bei 1050° C durchgeführt werden, wobei der Phosphor in die Schichten 36, 3c; 4a, 46 und 6 dotiert wird. Da die Phosphordiffusionskonstante in polykristallinem Silicium zwei- oder dreimal so groß wie in einkristallinem Silicium ist, dringt der Phosphor der PSG-Schicht 8 in die einkristallinen Siliciumschichten 36 und 3c nicht nur über deren freiliegende Oberflächen ein, sondern auch über die polykristallinen Siliciumschichten 4a und 46. Der N+-P--Übergang wird daher zwischen den N+-dotierten Siliciumschichten 36 und 3c und der P--Siliciumschicht 3a gebildet. Die Tiefe des erwähnten Eindringens ist etwa um 0,5 μιη. Die Übergangstiefe Xj (F i g. 8) beläuft sich auf 0,5 bis 0,6 μηι. Der Oberflächenwiderstand Qs der N+-Schicht mit einer Tiefe Λ) beläuft sich auf 17 bis 18 0hm ■ cm.

Vorzugsweise werden Borionen vor dem Niederschlagen der polykristallinen Siliciumschicht 6 mittels einer lonenimplantationsmethode durch die dünne Siliciumdioxidschicht 7 (Fig.8(a)) hindurch in die einkristalline Siliciumschicht 3a bis zu einer Konzentration von 1x10" bis IxIO¹²Cm-², vorzugsweise 3x10" cm-², eingebracht, wodurch die Schwellenspannung V,h des Gates auf etwa 1,0 Volt gebracht wird. Als nächstes werden in der PSG-Schicht 8 Fenster gebildet, um die Enden der Aluminiumleitungen 9, 10 und 11 (Fig. 1(a)), 1(c) und 2) in diesen Fenstern anzuordnen.

Fi g. 9 zeigt die Beziehung zwischen mehreren der in den F i g. 5 und 8 gezeigten Schichten in Draufsicht.
Der von den Verbindungslinien der Punkte Λ bis Pg umgebene Bereich zeigt die Siliciumdioxidschicht 7a (Fig.6(a) und (b)). Eine Linie L_w zeigt die vier Vierecksseiten des Fensters der Siliciumdioxidschicht 2. Linien Pi-Pi und Pj-Pa entsprechen ersten gegenüberliegenden Seiten des viereckigen Fensters L_w. Die Linien Pa-Pi und P3-P2 entsprechen den zweiten sich gegenüberliegenden Seiten des viereckigen Fensters L_w. Die Linien Pa-Pi und P3 — P2 entsprechen den zweiten sich gegenüberliegenden Seiten des viereckigen Fensters L„. Die von den Bereichen 4a und 46 durch strichpunktierte Linien getrennten Bereiche 36 und 3c entsprechen den zweiten Zonen der einkristallinen Siliciumschicht 3. Nach der Oxidation wird der schraffierte Bereich der Siliciumdioxidschicht 7 a entfernt. Die Gateisolierschicht 7 wird durch Entfernen der Siliciumdioxidschicht im Bereich Pi-Pt-Pi-Ps mit Ausnahme des Bereichs Pi-Pio-Pu-Pn gebildet. Infolgedessen sind die zuvor nicht freiliegenden ersten Zonen 4a und 46 der polykristallinen Siliciumschicht 4 und die zweiten Zonen 3a und 36 der einkristallinen Schicht 3 freigelegt In diese Schichten 3a, 36, 4a und 4d wird ein Dotierstoff eingebracht, und zwar unter Verwendung der Siliciumdioxidschicht 7 und der Gateelektrode 6 (die in Fig. 9 nicht schraffiert und durch die Linien P9-P10-P11-P12 umgeben ist) als Maske.

so Ein weiteres Beispiel für ein Verfahren zur Hersteilung der Halbleitervorrichtung mittels der selektiven Oxidation des Halbleitersubstrats wird in Verbindung mit den Fig. 10(a), (b) bis 13(a), (b) erläutert wobei die Figuren mit dem Zusatz (a) und (b) jeweils die gleiche

Schnittansicht zeigen wie die Fig. l(a) bzw. (b). In diesen Figuren sind solche Teile, die Teilen der in den F i g. 3 bis 9 gezeigten Halbleitervorrichtung gleichen, mit der gleichen Bezugsziffer bezeichnet

Die flache Oberfläche des P+'Siliciumhalbleitersubstrates 1 (Fig. 10(a) und 10(b)) wird bis zu einer Dicke von 50 bis 60 nm oxidiert, wodurch die Siliciumdioxidschicht 7c erzeugt wird. Dann wird auf der Siliciumdioxidschicht 7c die Siliciumnitridschicht 7d bis zu einer Dicke von 100 bis 150 nm niedergeschlagen. Diese Schichten 7c und 7d werden selektiv auf einem Teil des Siliciumhalbleitersubstrates 1 gelassen, so daß der andere Teil des Substrates für die Erzeugung der vergrabenen Isolierschicht freiliegt Der freiliegende

Teil des Halbleitersubstrates 1 wird unter Verwendung der Schichten 7c und Td als Ätzmaske bis auf eine Tiefe von etwa 55% der Dicke der vergrabenen Isolierschicht geätzt. Die Ätztiefe beträgt beispielsweise 550 nm.

Die vergrabene Siliciumdioxidschicht 2 (Fig. ll(a) und (b)) wird durch eine Methode der selektiven Oxidation erzeugt. Der freiliegende Teil des Halbleitersubstrates 1 wird unter Verwendung der Schichten Tc und Td als Maske bis zu einer Dicke von beispielsweise

1 μηι oxidiert. Die Oxidation wird beispielsweise unter folgenden Bedingungen durchgeführt: 90 Minuten lang bei 1100⁰C und unter Verwendung einer Dampfoxidation. Als Folge der Oxidation gelangt die Oberfläche der Siliciumdioxidschicht 2 auf im wesentlichen gleiches Oberflächenniveau wie der vorstehende Teil des Halbleitersubstrates 1. Anschließend werden die Siliciumnitridschicht Td mit erwärmter Phosphorsäure und die Siliciumdioxidschicht mit einer Fluorsäurelösung entfernt.

Nach einem vollständigen Waschen der freiliegenden oberen Oberfläche des Siliciumhalbleitersubstrates 1 wird eine Siliciumschicht auf dem freiliegenden Teil des Halbleitersubstrats 1 und der vergrabenen Isolierschicht

2 niedergeschlagen mit dem Ergebnis, daß das auf dem Halbleitersubstrat 1 niedergeschlagene Silicium zur einkristallinen Schicht 3 und das auf der vergrabenen Isolierschicht und in deren Nachbarschaft niedergeschlagene Silicium zur polykristallinen Schicht 4 wird. Es werden dann die Siliciumdioxidschicht Te und die Siliciumnitridschicht 7/gebildet (F i g. 12(a), (b)). Darauf wird der freiliegende Teil der Siliciumschichten 3 und 4 teilweise abgetragen, wie es zuvor in Verbindung mit den F i g. 5(a) und (b) beschrieben worden ist. Die Abtragtiefe ist beispielsweise 550 nm. Die Borionen für die Erzeugung der Kanalbegrenzung werden mittels Ionenimplantation auf die freiliegende Oberfläche der Siliciumschichten 3 und 4 aufgebracht, wodurch eine ionenimplantierte Oberfläche auf diesen Schichten gebildet wird. Die Dichte der Ionenimplantation liegt vorzugsweise im Bereich von 1 χ 10¹² bis 1 χ 10¹³ Atome/cm², und die für die Ionenimplantation verwendete Energie liegt im Bereich von 30 bis 100 KeV.

Die freiliegenden Teile der polykristallinen Siliciumschicht 4 und der einkristalünen Siliciumschicht 3 werden auf die gleiche Weise oxidiert, wie sie in Verbindung mit den Fig.6(a) und (b) beschrieben worden ist. Der nicht durch die Isolierschichten Te und Tf maskierte Teil der einkristallinen Siliciumschicht 3 wird zu Siliciumdioxid oxidiert Die Oxidation wird so durchgeführt, daß die Siliciumdioxidschichten 30a und so 306 mit einer Dicke von 1 μπι gebildet werden. Nach dieser Oxidation werden die Isolierschichten Te und Tf entfernt, da deren Eigenschaften während der Oxidation in einem solchen Ausmaß verschlechtert worden ist, daß sie ungeeignet für das Gateisoliermaterial sind. Die freiliegenden Teile der einkristallinen Siliciumschicht 3 und der polykristallinen Schichten 4a, 46, 4g und 4/ werden wieder oxidiert, um die Siliciumdioxidschicht 7 (F i g. 13(a) und (b)) mit einer Dicke von 50 bis 100 nm zu erzeugen, und auf der Siliciumdioxidschicht 7 wird die polykristalline Siliciumschicht 6 mit einer Dicke von 300 bis 500 nm niedergeschlagen. Mit demselben Verfahren, wie es im Zusammenhang mit den F i g. 7(a) und (b) beschrieben worden ist, wird das Gatezonenmuster aus diesen Schichten 6 und 7 (Fig. 13(a) und (b)) erzeugt Wie aus F i g. 13 (b) hervorgeht, ist das Erfordernis von W„< W_0x somit erfüllt Wenn die in den Fig. 12(a) und (b) gezeigte Halbleiterstruktur gebildet wird, dringt das ionenimplantierte Bor in das Innere der polykristallinen Siliciumschicht 4 und der einkristallinen Siliciumschicht 3 ein. Die Außenteile der P--leitenden polykristallinen Siliciumschicht 4a, 4b wie auch die Außenteile der P-leitenden einkristallen Siliciumschicht 3a werden vorteilhafterweise in P⁺-leitende Kanalstopper 4f, 4g bzw. 3b, 3c verwandelt. Das Bor dringt auch in die Zonen lc/und ledes Halbleitersubstrates 1 ein.

Anschließend wird auf der gesamten Oberfläche der Halbleiterstruktur eine PSG-Schicht 8 aufgebracht, wie es die F i g. 14(a) und (b) zeigen und der Phosphor wird unter Verwendung der Gateelektrode 6 und der Gateisolierschicht 7 als Maske eindotiert, so daß der Leitfähigkeitstyp der polykristallinen Siliciumschichten 4a, 4b und der einkristallinen Siliciumschichten 1 b, 1 c, 3b und 3c von P- zu N-Leitfähigkeit verwandelt wird. Die Aluminiumelektroden 9, 10 und 11 werden mit dem gleichen Verfahren erzeugt, wie es in Verbindung mit den F i g. l(a) und (b) erläutert worden ist.

Die Siliciumhalbleiterschichten 4a, 3b, 3a, 3c und 4f> der in den Fig. 14(a) und (b) gezeigten Halbleitervorrichtung sind nahezu eben und weisen keine gekrümmten Teile auf, wie sie in F i g. 8 gezeigt sind. Daher ist die Gefahr einer Unterbrechung oder Trennung dieser Schichten und aller darauf gebildeten Schichten verringert.

In Zusammenhang mit den Fig. 15 und 16, die den Fig. 13 (b) bzw. 14(a) entsprechen, wird ein weiteres Beispiel eines Verfahrens zur Herstellung der Halbleitervorrichtung erläutert. Bei diesem Beispiel werden anstelle der Erzeugung der dicken Siliciumdioxidschicht 5 (F i g. 14(a) und (b)) lediglich die dünnen Siliciumdioxidschichten 30a und 30b (Fig. 15) auf den beiden Seiten der einkristallinen Siliciumhalbleiterschicht 3 erzeugt. Diese Siliciumdioxidschichten können gleichzeitig mit der Siliciumdioxidschicht 7 für die Gatezone erzeugt werden. Das Erfordernis W_c< W_0x ist bei diesem Beispiel ebenfalls erfüllt Die PSG-Schicht 8 (Fig. 16) wird auf die vergrabene Isolierschicht 2 aufgebracht. Wie F i g. 15 zeigt, ist längs der beiden Seiten der einkristallinen Halbleiterschicht 3 keine Halbleiterschicht vorhanden und ist bei diesem Beispiel eine Mesa-Struktur gebildet.

Bei den Beispielen, bei denen die Kanalstoppzonen 3b, 3c, 3d'und 3e'(F i g. 13b und 15) gebildet sind, ist die effektive Breite der Kanalzone von der Breite Wc der Gateisolierschicht 7 aufgrund der Kanalstoppzonen verringert und beläuft sich nur auf den Wert W'c-

Nachfolgend ist ein Beispiel eines N-Kanal-Einzelgate-MOS-Transistors hinsichtlich der Herstellungsbedingungen und der elektrischen Eigenschaften erläutert

Die Herstellungseigenschaften waren folgende:

1. Siliciumsubstratl:
P+-leitend;pi=l Ohm - cm

2. Siliciumdioxidschicht 2:

150 Minuten lang thermische Oxidation bei 1100⁰C; Fensterbrett^· W₀* 15 μπι; Dicke 1 μπι.

3. P-'Siliciumschicht 4:

thermische Zersetzung von SiH₄ bei 1050⁰C; Dicke 1 μπι;ρ(,20 Ohm ■ cm.

4. Gateisolierschicht 7a:

42 Minuten lang thermische Oxidation bei 1050⁰C; Gatebreite W_G 10 um (Erfindung) und 17 μπι (Kontrolle); Gatelänge 4 μΐη.

5. Oxidation der freiliegenden Teile der Siliciumschichten 3 und 4:

28 24 4ί9

150 Minuten lang bei 1100⁰C

Polykristalline Silidamschicht 6:

Thermische Zersetzung von SiH₄ bei 900⁰C für eine Minute; Dicke 0,5 μίτι.

PSG-Schichte:

Phosphorgehalt 20%; 5 Minuten Erwärmung auf 1000° C.

S. Aluminiumleh ungen 9,10 und 11:

3 Minuten lang Aluminiumniederschlag aus der Dampfphase bei 2400° C.

Die elektrischen Eigenschaften des so erzeugten MOS-Transistors sind der in der folgenden Tabelle gezeigt:

Erfindung (W_0x >W_G)

Kontrolle (W_0xSW_G)

Stehspannung zwischen
Sourcezone und Drainzone

Leckstrom

Übergangstiefe

mehr als 25 Volt bei einem Drainstrom I_D von 1 μΑ

weniger als 10~¹⁰ A bei einer zwischen Sourcezone und Drainzone angelegten Spannung V_SD von 20 Voll

0,5 am

weniger als 5 Volt bei einem
Drainstrom I_D von 1 μΑ

etwa IQ"⁶ A bei V_SD
= 5 Volt

0,5

Die Abhängigkeit des Drainstroms Id von der Spannung Vsd zwischen der Sourcezone und der Drainzone ist in Fig. 17 gezeigt, in der die durchgehende Linie L· den erfindungsgemäßen MOS-Transistor und die gestrichelte Linie L₂ den bekannten MOS-Transistor darstellt. Der Drainstrom Id ist im erfindungsgemäßen Fall vernachlässigbar klein, bis der MOS-Transistor durchbricht, während der Drainstrom des bekannten MOS-Transistors mit einer Erhöhung der Spannung Vsd beträchtlich zunimmt. Wenn die Stehspannung anhand derjenigen Spannung bewertet wird, bei welcher ein Drainstrom Id von etwa 1 μΑ fließt, belauft sich die Stehspannung des bekannten MOS-Transistors lediglich auf 5 Volt, während sich diejenige des erfindungsgemäßen MOS-Transistors auf 25 Volt beläuft.

Hierzu 10 Blatt Zeichnungen

Claims

Patentansprüche:

L Feldeffekttransistor mit einer Gate-Elektrode (6) auf einer Gate-Isolierschicht (7) umfassend:

ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps,

eine auf der Oberfläche des Halbleitersubstrats angeordnete Isolierschicht (2), die ein Fesnter aufweist, das einen Teil der Oberfläche des Halbleitersubstrats freiläßt,

eine halbleiterschicht (3, 4) vom ersten Leitfähigkeitstyp, die sich in ihrer Längsrichtung über die vom Fenster freigelassene Oberfläche des Halbleitersubstrats und über die angrenzenden Teile der Isolierschicht (vergrabene Isolierschicht) erstreckt, die in ihrer zur Längsrichtung senkrechten seitlichen Richtung eine durch den Abstand ihrer seitlichen Begrenzungsflächen bestimmte Abmessung (Wc) aufweist, die zumindest an der Oberseite der Halbleiterschicht kleiner als die seitliche Abmessung (Wox) des Fensters ist und die über die der Substratoberfläche monokristallin und über der vergrabenen Isolierschicht polykristallin ist,
eine Source- und eine Drain-Zone vom zweiten, zum ersten Leitfähigkeitstyp entgegensetzten Leitfähigkeitstyp, die in der Halbleiterschicht (3, 4) ausgebildet sind und jeweils einen über der vergrabenen Isolierschicht (2) liegenden, polykristallinen Teil und einen über der Substratoberfläche liegenden, monokristallinen Teil umfassen,

und eine Kanalzone, die in der Längsrichtung von der Source- und der Drain-Zone begrenzt ist und über der die Gate-Isolierschicht (7) und die Gate- Elektrode (6) angeordnet sind, gekennzeichnet durch zwei Isolierteile(30a, 31a, 3Qb, 3\b), die sich längs der seitlichen Begrenzungsflächen der Halbleiterschicht (3, 4) erstrecken und an die Isolierschicht (2) angrenzen.
2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierteile (30a, 31a, 30£>, 3\b) wesentlich dicker als die Gate-Isolierschicht (7) sind.
3. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Isolierteile (30a, 31a, 30£>, 31 £>^ im wesentlichen gleich der Dicke der Gate-Isolierschicht (7) ist.
4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) einen spezifischen Widerstand von 0,5 bis 2 Ohm · cm aufweist.
5. Feldeffekttransistor nach Anspruch 4, dadurch gekennzeichnet, daß die Isolierschicht (2) eine Dicke im Bereich von 0,5 bis 2 μπι aufweist.
6. Feldeffekttransistor nach Anspruch 5, dadurch gekennzeichnet, daß die Halbleiterschicht (3,4) eine Dicke im Bereich von 0,5 bis 1,5 μιη aufweist und daß ein einkristalliner Teil (3) der Schicht einen Volumenwiderstand von 0,5 bis 50 Ohm · cm aufweist.
7. Verfahren zur Herstellung eines Feldeffekttransistors nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß

auf einem Halbleitersubstrat (1) des ersten Leitfähigkeitstyps eine Isolierschicht (2) gebildet wird, die ein Fenster vorgegebener Länge und Breite (Wox) zum selektiven Freilegen eines Teils der Oberfläche des Halbleitersubstrats aufweist und deren obere Oberfläche sich im wesentlichen auf dem gleichen Niveau wie oder einem höheren Niveau als die freigelegte Oberfläche des Halbleitersubstrats befindet;
zusammenhängend eine Halbleiterschicht (3, 4) des ersten Leitfähigkeitstyps sowohl auf dem freigelegten Teil des Halbleitersubstrats (1) als auch auf der Isolierschicht (2) erzeugt wird, wodurch die Isolierschicht (2) unter dieser Halbleiterschicht (3, 4) vergraben wird;

eine gegen Oxidation schützende Maske (7 b) gebildet wird, welche die Halbleiterschicht (3, 4) in einer Breite die so gewählt ist, daß beim fertigen Feldeffekttransistor die Halbleiterschicht zumindest an ihrer Oberseite eine Breite (Wc) aufweist, die kleiner ist als die Breite (W_Ox) des Fensters, und in einer Länge, die sich über die Länge des Fensters und die angrenzenden Teile der Isolierschicht (2) erstreckt, selekäv maskiert,

die nicht maskierten Teile der Halbleiterschicht (3,4) durch Oxidation in ein isolierendes Material (30a, 31a, 306,31 ty verwandelt werden;
eine Gateisolierschicht (7) auf einem Teil (3a) der Halbleiterschicht (3, 4) oberhalb des freigelegten Teils des Halbleitersubstrats gebildet wird;
eine Gateelektrode (6) auf der Gateisolierschicht (7) erzeugt wird;

in die für die Source- und die Drain-Zone bestimmten Bereiche (3b, 3c) der Halbleiterschicht selektiv ein Dotierstoff für den entgegengesetzten Leitfähigkeitstyp eingebracht wird, indem die Gateelektrode (6) und die Gateisolierschicht (7) als Maske verwendet werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die vergrabene Isolierschicht (2) dadurch ausgebildet wird, daß ein Halbleitersubstrat

(1) mit einem höheren und einem niedrigeren Teil hergestellt wird, daß der höhere Teil des Halbleitersubstrats (1) durch eine Maske (7d, 7c) abgedeckt wird und der nicht abgedeckte niedrigere Teil des Halbleitersubstrats selektiv oxidiert wird, und daß durch Entfernen der Maske vom ersteren Teil das Fenste^r ausgebildet wird, derart, daß sich die Oberfläche der vergrabenen Isolierschicht im wesentlichen auf gleicher Höhe mit dem Halbleitersubstrat im Bereich des Fensters befindet.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die auf die vergrabene Isolierschicht

(2) aufgebrachte Halbleiterschicht (3, 4) vor der Oxidation teilweise entfernt wird.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß das Halbleitersubstrat einen spezifischen Widerstand in der Größenordnung von 0,5 bis 2 Ohm · cm aufweist.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die vergrabene Isolierschicht eine Dicke im Bereich von 0,5 bis 2 μίτι besitzt.