DE3886882T2 - Methode zur Ausbildung von Verbindungen zwischen leitenden Ebenen. - Google Patents

Methode zur Ausbildung von Verbindungen zwischen leitenden Ebenen.

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Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Verbindung zwischen leitenden Ebenen, das das Abscheiden und Ätzen von Leitmaterial zum Definieren einer ersten leitenden Ebene auf einer Oberfläche eines Substratkörpers, so daß die erste leitende Ebene einen Kontaktbereich enthält, das Anbringen von Isoliermaterial auf der Oberfläche des Körpers zum Bedecken der ersten leitenden Ebene, das Exponieren des Kontaktbereichs durch anisotropisches Ätzen des Isoliermaterials zur Bildung eines größeren Fensters im Isoliermaterial als der Kontaktbereich, so daß es eine Lücke gibt zwischen dem Umkreis des Fensters und einer Seitenwand der ersten leitenden Ebene zur Abgrenzung des Kontaktbereichs, wobei beim anisotropischen Ätzen Anteile des Isoliermaterials auf der Seitenwand zurückbleiben und damit die Lücke verringern, und das Abscheiden und anschließendes Ätzen von Leitmaterial zum Definieren einer zweiten leitenden Ebene auf dem Isoliermaterial umfaßt, so daß ein Teil der zweiten leitenden Ebene den Kontaktbereich im Fenster kontaktiert.
  • Ein derartiges Verfahren ist in US-A-4594606 beschrieben. Nach der Beschreibung in US-A-4594606 wird das Fenster in dem die erste leitende Ebene bedeckenden Isoliermaterial durch anisotropisches Ätzen des Isoliermaterials, d.h. in der Anordnungsbeschreibung Siliziumdioxid, unter Anwendung eines reaktiven Ionenätzverfahrens geöffnet, um die obere Fläche der ersten leitenden Ebene zu exponieren und Anteile oder Füllungen aus Siliziumdioxid auf Seitenwänden der ersten leitenden Ebene zum Abgrenzen des Kontaktbereichs frei zu lassen. In US-A-4594606 wird betont, daß es wichtig ist, daß die Füllungen auf den Rändern des Kontaktbereichs glatt sind und allmählich in ihrer Dicke abnehmen, um die Abflachung von dem zu ermöglichen, was sonst ein sprunghafter Schritt in der ersten leitenden Ebene ist, die Schwächen und Diskontinuitäten in der folgenden leitenden Ebene verursachen könnte.
  • Entsprechende Sorgfalt ist erforderlich zum Wählen eines Verfahrens zur Bildung dieser Isolierschicht, die derartige glatt abfallende Füllungen mittels des anisotropischen Ätzverfahrens ermöglicht, und in den spezifisch beschriebenen Ausführungsbeispielen anhand der Figuren in US-A-4594606 wird die zweite Isolierschicht durch ein "Anstrich"-Verfahren gebildet, beispielsweise durch Vermischen von Siliziumhydroxidpulver mit Alkohol zur Bildung einer "Lösung" die darauf auf die erste Metallschicht aufgebracht und anschließend das Substrat zum Verdampfen des Alkohols erhitzt wird.
  • Obgleich mit dem in US-A-4594606 beschriebenen Verfahren die Neigung der Seitenwände, die den Kontaktbereich begrenzen, reduziert wird, ergibt der Umkreis des Fensters noch einen fast vertikalen Schritt, über den die zweite leitende Ebene abgeschieden werden muß und auf dem die erwähnten Schwächen und Diskontinuitäten in der zweiten leitenden Ebene auftreten können. Wenn jedoch ein geeignetes Verfahren zur Bildung der Isolierschicht durchgeführt wird, reduzieren weiterhin die Füllungen oder Oxid-Distanzstücke auf den Seitenwänden zur Begrenzung des Kontaktbereichs die Steilheit der Seitenwände für eine vorgegebene Fensterabmessung, verringern ebenfalls die Füllungen den Bereich der Oberfläche unterhalb der vom Fenster exponierten ersten leitenden Ebene, und wird es auf diese Weise möglich, zu gewährleisten, daß das Kontaktfenster ohne Übergreifen auf die Verwendung der normalerweise angewandten, jedoch teuren Technik der Abscheidung einer Wolframschicht im Kontaktfenster gefüllt wird.
  • IBM Technical Disclosure Bulletin Vol. 21, August 1978, enthält auf den Seiten 1052 und 1053 einen Artikel bezüglich der Topographie und der daraus entstehenden Randbedeckungsprobleme, die beim Bedecken einer Metallspur mit Siliziumdioxid unter Verwendung eines Kathodenzerstäubungsverfahrens entstehen. Insbesondere bezieht sich dieser Artikel auf die Probleme infolge der kleinen Schlitze im Isolator neben den Seitenwänden des Metalls, die daraus entstehen, daß durch das Einfallen des Kathodenzerstäubungsmaterials auf die Oberfläche unter einem spitzen Winkel mit den Seitenwänden des Metalls ein geometrischer Schattierungseffekt entsteht, der kleine Schlitze im Isolator neben der Metallspur verursacht. Um Schrittbedeckungsprobleme zu Verringern, wird in diesem Artikel die Anwendung von flüssigem Polyimid vorgeschlagen, das in seinem Aushärtungszyklus zum Füllen der Schlitze ausfließt und einige Oberflächenplanarisierung versorgt, und gibt dabei an, daß die Eigenschaften des Polyimids, wie z.B. seine Wasserpermeabilität, keine Probleme bildet, da das Polyimid in allen Fällen durch Siliziumdioxid oder durch Metall bedeckt wird.
  • Nach einem Merkmal der Erfindung wird ein Verfahren zum Herstellen einer Verbindung zwischen leitenden Ebenen angegeben, das das Abscheiden und Ätzen von Leitmaterial zum Definieren einer ersten leitenden Ebene auf einer Fläche eines Substratkörpers, so daß die erste leitende Ebene einen Kontaktbereich enthält, das Anbringen von Isoliermaterial auf der Oberfläche des Körpers zum Bedecken der ersten leitenden Ebene, das Exponieren des Kontaktbereichs durch anisotropisches Ätzen des Isoliermaterials zur Bildung eines größeren Fensters im Isoliermaterial als der Kontaktbereich, so daß es eine Lücke gibt zwischen dem Umkreis des Fensters und einer Seitenwand der ersten leitenden Ebene zur Abgrenzung des Kontaktbereichs, wobei beim anisotropischen Ätzen Anteile des Isoliermaterials auf der Seitenwand zurückbleiben und damit die Lücke verringern, und das Abscheiden und anschließendes Ätzen von Leitmaterial zum Definieren einer zweiten leitenden Ebene auf dem Isoliermaterial umfaßt, so daß ein Teil der zweiten leitenden Ebene den Kontaktbereich im Fenster kontaktiert, dadurch gekennzeichnet, daß das Verfahren einer leitenden Ätzstopschicht, die dem Angriff beim Ätzen der zweiten leitenden Ebene auf der ersten leitenden Ebene vor dem Anbringen des Isoliermaterials auf der ersten leitenden Ebene widerstandsfähig ist, darauf das Abscheiden des Isoliermaterials zum Verfolgen der unterliegenden Ebene nach dem anisotropischen Ätzen des Isoliermaterials zum Zurücklassen der Anteile auf der Seitenwand, das Anbringen eines flüssigen Glättungsmaterials auf dem Isoliermaterial, so daß das flüssige Material zum Ausfüllen der Lücke fließt und zum Erstarren gebracht wird, um eine glatte Oberfläche zwischen dem Umkreis des Fensters und den Anteilen des auf der Seitenwand zurückbleibenden Materials zu liefern, und anschließend das Ätzen des Glättungsmaterials zum Exponieren einer oberen Fläche des Kontaktbereichs vor dem Abscheiden und Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene umfaßt, wobei das Isoliermaterial eine größere Widerstandsfähigkeit gegen Angriff beim Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene als das Glättungsmaterial besitzt, so daß die resflichen Anteile des Isoliermaterials den Seitenwänden der ersten leitenden Ebene gegen Exposition beim Ätzen der zweiten leitenden Ebene Schutz bietet.
  • Nach einem zweiten Merkmal ist mit der Erfindung ein Verfahren zum Herstellen einer Halbleiteranordnung angegeben, daß das Abscheiden und Ätzen von Leitmaterial zum Definieren einer ersten leitenden Ebene auf einer Fläche eines Halbleiterkörpers, so daß die erste leitende Ebene einen Kontaktbereich enthält, das Anbringen von Isoliermaterial auf der Oberfläche des Körpers zum Bedecken der ersten leitenden Ebene, das Exponieren des Kontaktbereichs durch anisotropisches Ätzen des Isoliermaterials zur Bildung eines größeren Fensters im Isoliermaterial als der Kontaktbereich, so daß es eine Lücke gibt zwischen dem Umkreis des Fensters und einer Seitenwand der ersten leitenden Ebene zur Abgrenzung des Kontaktbereichs, wobei beim anisotropischen Ätzen Anteile des Isoliermaterials auf der Seitenwand zurückbleiben und damit die Lücke verringern und das Abscheiden und anschließendes Ätzen von Leitmaterial zum Definieren einer zweiten leitenden Ebene auf dem Isoliermaterial umfaßt, so daß ein Teil der zweiten leitenden Ebene den Kontaktbereich im Fenster kontaktiert, dadurch gekennzeichnet, daß das Verfahren das Anbringen einer leitenden Ätzstopschicht, die dem Angriff beim Ätzen der zweiten leitenden Ebene auf der ersten leitenden Ebene vor dem Anbringen des Isoliermaterials auf der ersten leitenden Ebene widerstandsfahig ist, darauf das Abscheiden des Isoliermatierals zum Verfolgen der unterliegenden Ebene nach dem anisotropischen Ätzen des Isoliermaterials zum Zurücklassen der Anteile auf der Seitenwand, das Anbringen eines flüssigen Glättungsmaterials auf dem Isoliermaterial, so daß das flüssige Material zum Ausfüllen der Lücke fließt und zum Erstarren gebracht wird, um eine glatte Oberfläche zwischen dem Umkreis des Fensters und den Anteilen des auf der Seitenwand zurückbleibenden Materials zu liefern, und anschließend das Ätzen des Glättungsmaterials zum Exponieren einer oberen Fläche des Kontaktbereichs vor dem Abscheiden und Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene umfaßt, wobei das Isoliermaterial eine größere Widerstandsfähigkeit gegen Angriff beim Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene als das Glättungsmaterial besitzt, so daß die resflichen Anteile des Isoliermaterials den Seitenwänden der ersten leitenden Ebene gegen Exposition beim Ätzen der zweiten leitenden Ebene Schutz bietet.
  • In einem bevorzugten Ausführungsbeispiel umfaßt das Verfahren das Anbringen der ersten leitenden Ebene in Form eines oder mehrerer leitender Streifen, so daß der Kontaktbereich sich auf dem oder einem leitenden Streifen befindet und durch die länglichen Seitenwände des Streifens begrenzt wird, das Öffnen des Fensters, so daß es sich quer über den Leitstreifen erstreckt und breiter als der Leitstreifen ist, und es eine Lücke zwischen jedem länglichen Rand des Leitstreifens und dem Umkreis des Fensters gibt, und das Anbringen der zweiten leitenden Ebene in Form eines oder mehrerer leitender Streifen, die sich quer über den bzw. die Leitstreifen der ersten leitenden Ebene erstrecken.
  • Ein erfindungsgemäßes Verfahren ermöglicht es also, die zweite leitende Ebene auf einer Oberfläche abzuscheiden, die wenigstens durch die Verringerung der Höhe der Schritte auf der Oberfläche abgeflacht oder glätter gemacht wurde und damit die Möglichkeit von Schwächen oder Brüchen in der zweiten leitenden Ebene durch steile Schritte in der unterliegenden Fläche reduziert, während die Verwendung eines breiteren Kontaktfensters als der unterliegende Kontaktbereich möglich gemacht wird. Außerdem schützen die Anteile des auf der Seitenwand der ersten leitenden Ebene zurückbleibenden Isoliermaterials der ersten leitenden Ebene gegen Angriff durch das Ätzen des Leitmaterials zur Bildung der zweiten leitenden Ebene.
  • Außerdem ermöglicht ein erfindungsgemäßes Verfahren die Beseitigung von Problemen hinsichflich der Füllung des Kontaktfensters oder wenigstens werden dadurch diese Probleme reduziert, da Material zum Füllen des Kontaktfensters anders als die zweite leitende Ebene verwendbar ist.
  • Da ein erfindungsgemäßes Verfahren eine verhältnismäßig flache zweite leitende Ebene ergeben müßte, würde es auch dazu beitragen, Problemen der Musterverschiebung abzuhelfen, wenn durch die anschließende Kunststoffeinkapselung eingeführte Kompressionsspannungen Risse in der endgültigen Isolierschicht verursachen können, beispielsweise in einer Plasmanitridschicht, die auf der zweiten leitenden Ebene und in den unterliegenden Isolierschichten angebracht ist, da man der Meinung ist, daß derartige Probleme durch gestufte Oberflächen entstehen oder wenigstens dadurch vergrößert werden, und diese gestuften Oberflächen es möglich machen, daß das umhüllende Kunststoffmaterial einen guten Griff auf die Oberfläche bekommt und so das Entfernen oder Verringern derartiger Stufen diese Probleme verringert.
  • Eine Isoliermaterialschicht, wie ein Dielektrikum, kann auf der Oberfläche des Körpers vor der ersten leitenden Ebene angebracht werden. Die erste leitende Ebene kann Aluminium oder ein anderes Leitmaterial enthalten, wie z.B. dotiertes polykristallines Silizium. Die zweite leitende Ebene kann Aluminium enthalten, und kann beispielsweise eine AlSi-oder AlCu-Schicht sein.
  • Die leitende Ätzstopschicht, beispielsweise eine Schicht aus einer Titan/Wolframlegierung, auf der ersten leitenden Ebene bietet der ersten leitenden Ebene zusätzlichen Schutz beim Ätzen der leitenden Ebene zum Definieren der zweiten leitenden Ebene.
  • Ein in eine Lösung aufgelöstes Isoliermaterial kann als Medium verwendet werden, das flüssig ist und darauf erstarren kann. Vorzugsweise ist das Medium ein Aufschleuderglas, das durch das Aufbringen in flüssiger Form vorzugsweise nach niedrigeren Ebenen abfließt, und so das Füllen des Schlitzes bzw. der Schlitze ermöglicht, während nur eine verhältnismäßig dünne Deckschicht aus Isoliermaterial auf dem Kontaktbereich angebracht wird, und diese verhältnismäßig dünne Schicht verhältnismäßig schnell und einfach abätzbar ist. Das Aufschleuderglas könnte auch in kleine Winkel und Risse der Isolierschicht eintreten und so die Höhe möglicher Stufen in der Isolierschicht verringern oder glätten und damit eine glättere Oberfläche erzeugen, auf der die zweite leitende Ebene anzubringen ist, wobei die Möglichkeiten von Schwächen oder unerwünschten Diskontinuitäten in der zweiten leitenden Ebene durch mangelhaftes Bedecken auf fast vertikalen Rändern oder Stufen vermieden oder wenigstens reduziert und ebenfalls die Möglichkeiten unerwünschter Kurzschlüsse zwischen Teilen der zweiten leitenden Ebene vermieden oder reduziert werden, die sonst auftreten würden, wenn Leitmaterial in Stufen oder Winkeln der Isolierschicht zurückgelassen wird, nachdem ein Muster von abgeschiedenem Leitmaterial angebracht ist, um die gewünschte zweite leitende Ebene anzubringen.
  • Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen
  • Fig. 1 eine schematische Draufsicht auf einen Teil einer Halbleiteranordnung zur Veranschaulichung einer Verbindung zwischen leitenden Ebenen, die mit einem Verfahren nach der Erfindung gebildet wurden, und
  • Fig. 2 bis 6 schematische Querschnitte zum aufeinanderfolgenden Veranschaulichen verschiedener Schritte in einem erfindungsgemäßen Verfahren, wobei die Figuren 2a, 3a, 4a, Sa und 6a Querschnitte entlang der Linie a-a in Fig. 1 und Figuren 2b, 3b, 4b, Sb und 6b Querschnitte enflang der Linie b-b in Fig. 1 sind.
  • Es soll klar sein, daß in der Zeichnung die Figuren nicht maßstabgerecht sind, und daß relative Abmessungen zur Vergrößerung der Deuflichkeit der Zeichnung geändert sein können.
  • In Fig. 1, 6a und 6b ist ein Teil eines Halbleiterkörpers 1 dargestellt, in diesem Beispiel eines monokristallinen Siliziumkörpers mit doppelter Ebenenmetallisierung. Obgleich nicht dargestellt, wird klar sein, daß der Halbleiterkörper dotierte Gebiete zur Bildung von Halbleiteranordnungen enthält (wie z.B. Bipolartransistoren oder Isolierschicht-Feldeffekttransistoren) für die die Metallisierung Verbindungen darstellt.
  • Eine Oberfläche 2 des Halbleiterkörpers wird mit einer Isolierschicht 3 aus Siliziumdioxid bedeckt, auf deren Oberseite eine erste leitende oder Metallisierungsebene 4 angebracht ist. Die erste leitende Ebene 4 ist in diesem Beispiel in Form paralleler Aluminiumspuren oder Aluminiumstreifen 5 angebracht, von denen nur zwei dargestellt sind, obgleich es viel mehr dieser Spuren oder Streifen geben kann.
  • Eine weitere Schicht 6 aus Isoliermaterial wird auf der Oberseite der ersten leitenden Ebene 4 angebracht, und die zweite Metallisierebene 7, in diesem Beispiel in Form von Aluminiumspuren oder Streifen 8, die sich in Querrichtung erstrecken, wie senkrecht auf den Streifen 5 dargestellt, wird nach der Bildung eines Fensters oder einer Kontaktöffnung 9 in der Isolierschicht 6 auf dieser Isolierschicht 6 angebracht, um einen Kontaktbereich 10 der ersten und zweiten Metallisierebenen 4 und 7 zu exponieren.
  • Aus Fig. 1, 3a und insbesondere 3b ist ersichtlich, daß der Kontaktbereich 10 (der Deutlichkeit halber in Fig. 1 kreuzschraffiert dargestellt) in diesem Beispiel rechteckig ist und in einer Richtung durch zwei einander gegenüberliegende längliche Seitenwände Sa des Streifens 5 begrenzt wird.
  • Obgleich nur zwei Streifen 8 in Fig. 1 dargestellt sind, können es wiederum viele Streifen mehr sein und es kann mehr als nur eine Verbindung zwischen den ersten und zweiten Metallisierebenen 4 und 7 geben.
  • Ein Verfahren zur Bildung der ersten und zweiten Metallisierebenen 4 und 7 und einer Verbindung zwischen nur einem Streifen 5 der ersten Metallisierebene 4 und einem Streifen 8 der zweiten Metallisierebene 7, der über den einen Streifen 5 liegt, wird jetzt anhand der Fig. 2 bis 6 näher erläutert.
  • Wie in Fig. 2a und 2b dargestellt, wird nach dem Anbringen der Schicht 3 aus thermischen aufgewachsenen Siliziumdioxid auf der Oberfläche 2 des Halbleiterkörpers 1 und nach Bedarf (nicht dargestellte) in der Schicht 3 unter Verwendung herkömmlicher photolithographischer und Ätztechniken gebildete Öffnungen zur Ermöglichung der anschließenden Metallisierung zur Kontaktierung von Gerätgebieten des Halbleiterkörpers 1 eine Schicht 4a aus Aluminium auf der Schicht 3 mit einer Dicke von 500 nm (Nanometer) in diesem Beispiel, gefolgt von einer Schicht 4b aus Wolfram/Titanlegierung bis zu einer Dicke von 100 nm in diesem Beispiel, abgeschieden.
  • Die zusammengesetzte Schicht 4 bekommt ein Muster unter Anwendung herkömmlicher photolithographischer und Ätztechniken zum Anbringen der leitenden Streifen 5 der ersten Metallisierebene 4. Es wird klar sein, daß jeder Streifen 5 auf diese Weise ein zusammengesetzter Streifen mit der unteren Aluminiumschicht 4a und der oberen Legierungsschicht 4b ist. Die Streifen 5 können in diesem Beispiel eine Breite von 1,8 Mikrometer und eine Trennung von 1,8 Mikrometer aufweisen. Isoliermaterial in Form von Siliziumdioxid wird darauf unter Anwendung einer Niedertemperatur- oder Plasmaabscheidungstechnik abgeschieden, um die Isolierschicht 6 die erste Metallisierebene 4 bedecken zu lassen. In diesem Beispiel hat die Isolierschicht 6 dieselbe Dicke, d.h. 600 nm, wie die Dicke der Schichten 4a und 4b.
  • Unter Anwendung herkömmlicher Techniken wird eine Photoresistschicht (nicht dargestellt) auf der Isolierschicht 6 angebracht und mit einem Muster versehen, um ein Fenster im Resist über den gewünschten Kontaktbereich 10 des Streifens 5 anzubringen. Die Isolierschicht 6 wird dabei anisotropisch geätzt, beispielsweise durch reaktives Ionenätzen, um nach Fig. 3a und 3b das Kontaktfenster oder die Öffnung 9 zu bilden.
  • Die Abmessungen der zu bildenden Kontaktöffnung 9 in der Isolierschicht 6 werden selbstverständlich durch die gewählten Abmessungen des Fensters im Resist (nicht dargestellt) bestimmt. Das Fenster im Resist ist derart bemessen, daß das Kontaktfenster 9 sich vorbei jeder Seitenwand 5a über einen Abstand etwas größer als die Dicke Tox der Isolierschicht 6 erstreckt und das anisotrope Ätzen durch das Resistfenster wird derart gesteuert, daß es bei der Wolfram/Titanlegierungsschicht 4b stoppt, die also als Ätzstoppbarriere arbeitet. Hierduch bleiben Füllungen 6b des Isoliermaterials, in diesem Beispiel Siliziumdioxid, auf den Seitenwänden 5a des Streifens 5 zurück.
  • Die genaue Breite w der Kontaktöffnung 9 wird durch die besondere Verfahrensbedingungen und Vertahrenstoleranzen bestimmt, aber können 4 Mikrometer betragen, wenn nach obiger Beschreibung die Dicke Tox der Passivierschicht 6 0,6 Mikrometer und die Breite des Streifens 5 1,8 Mikrometer betragen. Die Lange 1 der Kontaktöffnung 9 wird nach obiger Beschreibung durch die gewünschte Abmessung des Kontaktbereichs 10 bestimmt und dabei werden selbstverständlich Verfahrensbedingungen und Verfahrenstoleranzen berücksichtigt.
  • Das Öffnen des Kontaktfensters 9 zum Exponieren des Kontaktbereichs 10 ergibt in der Richtung der Breite w des Kontaktfensters 9 einen jeweiligen Schlitz 11 in der Isolierschicht 6 auf jeder Seite des Kontaktbereichs 10, wobei jeder der beiden Schlitze zwischen einer jeweiligen Seitenwand 9b des Umkreises des Kontaktfensters 9 und der benachbarten Füllung 6b definiert werden.
  • Vor dem Anbringen der zweiten leitenden Ebene 7 wird Material in den Schlitzen 11 zum Planarisieren angebracht, d.h. zum Glätten oder Abflachen der Oberfläche zwischen dem Umkreis des Fensters und dem Kontaktbereich.
  • In diesem Beispiel ist das Material ein Planarisiermedium, das zunächst flüssig ist und dadurch auf die Oberfläche angebracht werden kann, damit es in mögliche Risse oder Winkel eintreten und so die Schlitze 11 füllen kann, und danach kann dieses Medium erstarren. Vorzugsweise ist das Medium ein Aufschleuderglas, das beim Erhitzen nach dem Anbringen auf der Oberfläche zum Verdampfen der Trägerlösung erstarrt oder zur Bildung einer glasartigen Schicht aus Siliziumdioxid aushärtet. Es gibt dabei viele verschiedene Arten von Aufschleuderglas, die für heutige Zwecke geeignet sind. Also beispielsweise kann das Aufschleuderglas Phenylsiloxan in 1- Propanol enthalten, wie beispielsweise das Aufschleuderglas der Firma Allied Chemical Co. of the United States of America unter dem Warenzeichen Accuglass 204, oder Methylphenylsiloxan in 1-Propanol, wie beispielsweise das Aufschieuderglas der Firma Allied Chemical Co. unter dem Warenzeichen Accuglass 108 oder phosphordotiertes Silanol in Äthanol, wie beispielsweise das Aufschleuderglass der Firma Tokyo Otika Kogyo Co. aus Japan unter dem Warenzeichen P48340, oder jedes andere geeignete Aufschleuderglas.
  • Das Aufschleuderglas wird auf der Oberfläche des Halbleiterkörpers 1 angebracht, während der Halbleiterkörper oder die Scheibe 1 derart rotiert wird, daß sich darauf die Aufschleuderglaslösung gleichmäßig ausbreitet. Die zugeführte Lösungsmenge wird beispielsweise derart gewählt, daß sich daraus eine Schicht mit einer Dicke von 50 bis 100 nm auf einer flachen Prüfscheibe mit demselben Oberflächenbereich bildet.
  • Das Aufschleuderglas fließt also über die Oberfläche und tritt in die Risse und Winkel ein, wodurch die Oberfläche abgeflacht oder geglättet wird und sich die Höhe möglicher Stufen in der Oberfläche verringert. Das Aufschleuderglas fließt vorzugsweise nach dem niedrigsten Pegel auf der Oberfläche und füllt vorzugsweise die Schlitze 11, während eine dünnere Bedeckung auf verhältnismäßig höheren Oberflächenbereichen gebildet wird.
  • Der Grad der Planarisierung oder Glättung der Oberfläche, d.h. der Betrag, um den mögliche Stufen in der Oberfläche verringert werden, kann durch Steuerung der Konzentration des Silikamediums, beispielsweise Methylsiloxan, in der Alkohollösung gesteuert werden.
  • Der Halbleiterkörper 1 wird darauf erhitzt, um die Alkohollösung im Aufschleuderglas verdampfen zu lassen und so eine glasartige elektrisch isolierende Schicht 13 aus Siliziumoxid 13 zurückzulassen. Es wird aus obiger Beschreibung klar sein, daß durch die zunächst flüssigen Eigenschaften des Aufschleuderglases die Schicht 13 entsprechend Fig. 4a und 4b an der Oberseite der Stufen in der Passivierschicht 6 am dünnsten sein wird, d.h. auf den oberen Flächen 6' der höchsten oder dicksten Gebiete, und am dicksten im Kontaktfenster 9 und in den Winkeln oder Rissen 6", die die Stufen in der Passivierschicht definieren. Diese Dicke der Schicht 13 an der Oberseite des Kontaktbereichs 10 des Streifens müßte zwischen diesen beiden äußersten Werten liegen.
  • Die Schicht 13 wird danach unter Anwendung einer geeigneten herkömmlichen Naß- oder Trockenätztechnik über die Oberfläche des Halbleiterkörpers 1 einheitlich zurückgeätzt, bis die obere Fläche der Legierungsschicht 4b exponiert wird. Wie in Fig. 5a und 5b dargestellt, bleiben die Schlitze 11 und mögliche andere Risse oder Stufen in der Oberfläche mit dem Isoliermaterial 13b gefüllt, das durch das erstarrte Aufschleuderglas gebildet wird. Die Füllungen 13a des erstarrten Aufschleuderglases werden auch auf den länglichen Seitenwänden 9a des Umkreises des Kontaktfensters 9 zurückgelassen, d.h. die sich über den Streifen 5 erstreckenden Seitenwände. Die Breite des Kontaktbereichs 10 über den Streifen 5 wird also durch die Seitenwände 5a des Streifens 5 bestimmt, während die Lange des Kontaktbereichs 10 längs des Streifens 5 durch die Lange 1 des Kontaktfensters 9 und durch die Füllungen 13a bestimmt wird.
  • Entsprechend der Veranschaulichung in Fig. 6a und 6b, wird zunächst eine zweite aluminiumhaltige Leitschicht, beispielsweise aus AlSi oder AlCu, und in diesem Beispiel mit einer Dicke von 1000 nm, auf der planarisierten Isolierschicht abgeschieden. Unter Verwendung herkömmlicher photolithographischer und Ätztechniken bekommt die zweite Leitschicht ein Muster zum Definieren der zweiten leitenden Ebene 7. Nach obiger Angabe enthält in diesem Beispiel die zweite leitende Ebene 7 parallele Streifen oder Spuren 8, die sich in Querrichtung erstrecken, nach der Darstellung senkrecht auf die Streifen oder Spuren 5. Die Streifen oder Spuren 8 können eine Breite a' von 1,8 Mikrometer haben und im gleichen Abstand voneinander liegen.
  • Beim Ätzen zum Anbringen eines Musters auf der zweiten Aluminiumschicht gibt es die Gefahr von weiterem unerwünschtem Ätzen der ersten Aluminiumschicht. Jedoch kann in dieser Anordnung dieses mögliche unerwünschte Ätzen verhindert oder wenigstens verringert werden, da die Legierungsschicht 4b die obere Fläche des Kontaktbereichs 10 schützt, während die Füllungen 6b zum Schützen der Ränder des Streifens 5 gegen Erodierung durch das Ätzen dienen, wobei das dielektrische Material, in diesem Beispiel Siliziumdioxid, der Isolierschicht 6 weniger anfällig ist für Angriff durch das Aluminiumätzmittel als das zurückgebliebene erstarrte Aufschleuderglas.
  • Das Aufschleuderglas dient ebenfalls, wie oben angegeben, zum Glätten oder Abflachen weiterer Stufen oder Risse in der Passivierschicht. Also beispielsweise nach der Darstellung in Fig. 5a bis 6b werden die Winkel 6" in der Isolierschicht 6 mit erstarrtem Aufschleuderglas 13c gefüllt, wodurch so die Höhe der Stufe in der Oberfläche verringert oder diese Stufe geglättet wird. Also wird eine glattere Oberfläche erhalten, auf der die zweite leitende Ebene abgeschieden wird, und reduziert damit die Möglichkeit der Schwächen oder Diskontinuitäten, die sonst in der Aluminiumspur auftreten könnten, wenn es ernsthafte Diskontinuitäten und vertikale Ränder in der Oberfläche gäbe, auf denen das Aluminium abgeschieden ist. Auch wird es klar sein, daß es äußerst schwer sein kann, zu gewährleisten, daß ein Ätzmittel Material aus Rissen oder Winkeln entfernt, wie z.B. aus dem Winkel 6", und wenn derartige Risse oder Winkel bestehen, kann unerwünschtes Aluminium dementsprechend nach der Mustergabe auf der zweiten leitenden Ebene zurückbleiben, und auf diese Weise kann unerwünschtes Aluminium Kurzschluß der benachbarten Streifen 8 verursachen. Das Füllen oder wenigstens Abflachen der Winkel 6" durch das erstarrte Aufschleuderglas 13 könnte wenigstens derartige Probleme verringern. Wie in Fig. 6a und 6b dargestellt, verbindet also der Streifen 8 auf dem einen Streifen 5 sich mit dem unterliegenden Kontaktbereich 10 des einen Streifens 5 über das Kontaktfenster 9 oder stellt den Kontakt damit her.
  • Obgleich Werkstoffe anders als flüssige und anschließend erstarrende oder aushärtende Werkstoffe, wie Aufschleuderglas, zum Füllen der Schlitze 11 verwendbar sind, könnte beispielsweise ein Niedertemperatur-Siliziumoxid auf der Oberfläche abgeschieden werden, um die Schlitze 11 zu füllen, und anschließend zum Exponieren der Legierungsschicht 4b zurückgeätzt werden, wobei sie nicht die Abdeck- und Rißfüllungseigenschaften haben würden, die ein flüssiges Material wie Aufschleuderglas hat.
  • In der oben beschriebenen Anordnung wird die Isolierschicht 6 anisotropisch geätzt, um die Füllungen 6b auf den Seitenwänden 5a zurückzulassen. Wenn beim Öffnen des Kontaktfensters 9 die Isolierschicht 6 geätzt werden würde, beispielsweise isotropisch, so daß keine Füllungen zurückblieben würden, würden die Seitenwände 5a exponiert werden. Jedoch wie oben angegeben bieten die Füllungen 6b zusätzlichen Schutz für die Seitenwände 5a gegen Angriff durch das Ätzmittel beim Anbringen eines Musters auf der zweiten leitenden Ebene. Die Füllungen 6b verringern ebenfalls bei einer vorgegebenen Abmessung des Kontaktfensters 9 das Volumen der Schlitze 11, das mit dem Aufschleuderglas gefüllt werden muß, und das Aufschleuderglas müßte derartige schmalere Schlitze gleichmäßiger und konsistenter als größere Schlitze ausfüllen.
  • Ebenso brauchen die ersten und zweiten leitenden Ebenen nicht notwendigerweise die Form paralleler Streifen zu haben, sondern könnten je ein gewünschtes leitendes Muster annehmen. Weiterhin können die leitenden Ebenen aus anderen Leitwerkstoffen oder Laminierungen aus zwei oder mehreren verschiedenen Leitwerkstoffen gebildet werden, beispielsweise könnte die erste leitende Ebene eine dotierte polykristalline Siliziumebene sein.
  • Die erste leitende Ebene könnte unter bestimmten Bedingungen direkt auf der Oberfläche des Substratkörpers angebracht werden.
  • Auch kann das Verfahren angewandt werden, bei dem eine oder mehrere weitere leitende Ebenen auf der zweiten leitenden Ebene auf gleiche Weise wie die angebracht werden, bei der die zweite leitende Ebene auf der ersten leitenden Ebene angebracht wird.
  • Ein erfindungsgemäßes Verfahren ist verwendbar, wenn der Substratkörper anders als monokristallines Silizium ist, beispielsweise wenn der Substratkörper einen oder mehreren verschiedenen Halbleiterwerkstoffe enthält, wie z.B. III-V- Verbindungen. Auch kann ein erfindungsgemäßes Verfahren verwendet werden, wenn der Substratkörper anders als ein Halbleiterkörper ist, beispielsweise in der Flüssigkristalltechnologie.

Claims (7)

1. Verfahren zum Herstellen von Verbindungen zwischen leitenden Ebenen, das das Abscheiden und Ätzen von Leitmaterial zum Definieren einer ersten leitenden Ebene auf einer Fläche eines Substratkörpers, so daß die erste leitende Ebene einen Kontaktbereich enthält, das Anbringen von Isoliermaterial auf der Oberfläche des Körpers zum Bedecken der ersten leitenden Ebene, das Exponieren des Kontaktbereichs durch anisotropisches Ätzen des Isoliermaterials zur Bildung eines größeren Fensters im Isoliermaterial als der Kontaktbereich, so daß es eine Lücke gibt zwischen dem Umkreis des Fensters und einer Seitenwand der ersten leitenden Ebene zur Abgrenzung des Kontaktbereichs, wobei beim anisotropischen Ätzen Anteile des Isoliermaterials auf der Seitenwand zurückbleiben und damit die Lücke verringern, und das Abscheiden und anschließendes Ätzen von Leitmaterial zum Definieren einer zweiten leitenden Ebene auf dem Isoliermaterial umfaßt, so daß ein Teil der zweiten leitenden Ebene den Kontaktbereich im Fenster kontaktiert, dadurch gekennzeichnet, daß das Verfahren das Anbringen einer leitenden Ätzstopschicht, die dem Angriff beim Ätzen der zweiten leitenden Ebene auf der ersten leitenden Ebene vor dem Anbringen des Isoliermaterials auf der ersten leitenden Ebene widerstandsfähig ist, darauf das Abscheiden des Isoliermaterials zum Verfolgen der unterliegenden Ebene nach dem anisotropischen Ätzen des Isoliermaterials zum Zurücklassen der Anteile auf der Seitenwand, das Anbringen eines flüssigen Glättungsmaterials auf dem Isoliermaterial, so daß das flüssige Material zum Ausfüllen der Lücke fließt und zum Erstarren gebracht wird, um eine glatte Oberfläche zwischen dem Umkreis des Fensters und den Anteilen des auf der Seitenwand zurückbleibenden Materials zu liefern, und anschließend das Ätzen des Glättungsmaterials zum Exponieren einer oberen Fläche des Kontaktbereichs vor dem Abscheiden und Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene umfaßt, wobei das Isoliermaterial eine größere Widerstandsfähigkeit gegen Angriff beim Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene als das Glättungsmaterial besitzt, so daß die restlichen Anteile des Isoliermaterials den Seitenwänden der ersten leitenden Ebene gegen Exposition beim Ätzen der zweiten leitenden Ebene Schutz bietet.
2. Verfahren zum Herstellen einer Halbleiteranordnung, das das Abscheiden und Ätzen von Leitmaterial zum Definieren einer ersten leitenden Ebene auf einer Fläche eines Halbleiterkörpers, so daß die erste leitende Ebene einen Kontaktbereich enthält, das Anbringen von Isoliermaterial auf der Oberfläche des Körpers zum Bedecken der ersten leitenden Ebene, das Exponieren des Kontaktbereichs durch anisotropisches Ätzen des Isoliermaterials zur Bildung eines größeren Fensters im Isoliermaterial als der Kontaktbereich, so daß es eine Lücke gibt zwischen dem Umkreis des Fensters und einer Seitenwand der ersten leitenden Ebene zur Abgrenzung des Kontaktbereichs, wobei beim anisotropischen Ätzen Anteile des Isoliermaterials auf der Seitenwand zurückbleiben und damit die Lücke verringern, und das Abscheiden und anschließendes Ätzen von Leitmaterial zum Definieren einer zweiten leitenden Ebene auf dem Isoliermaterial umfaßt, so daß ein Teil der zweiten leitenden Ebene den Kontaktbereich im Fenster kontaktiert, dadurch gekennzeichnet, daß das Verfahren das Anbringen einer leitenden Ätzstopschicht, die dem Angriff beim Ätzen der zweiten leitenden Ebene auf der ersten leitenden Ebene vor dem Anbringen des Isoliermaterials auf der ersten leitenden Ebene widerstandsfahig ist, darauf das Abscheiden des Isoliermaterials zum Verfolgen der unterliegenden Ebene nach dem anisotropischen Ätzen des Isoliermaterials zum Zurücklassen der Anteile auf der Seitenwand, das Anbringen eines flüssigen Glättungsmaterials auf dem Isoliermaterial, so daß das flüssige Material zum Ausfüllen der Lücke fließt und zum Erstarren gebracht wird, um eine glatte Oberfläche zwischen dem Umkreis des Fensters und den Anteilen des auf der Seitenwand zurückbleibenden Materials zu liefern, und anschließend das Ätzen des Glättungsmaterials zum Exponieren einer oberen Fläche des Kontaktbereichs vor dem Abscheiden und Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene umfaßt, wobei das Isoliermaterial eine größere Widerstandsfähigkeit gegen Angriff beim Ätzen des Leitmaterials zum Definieren der zweiten leitenden Ebene als das Glättungsmaterial besitzt, so daß die resflichen Anteile des Isoliermaterials den Seitenwänden der ersten leitenden Ebene gegen Exposition beim Ätzen der zweiten leitenden Ebene Schutz bietet.
3. Verfahren nach Anspruch 1 oder 2, das das Anbringen des ersten Isoliermaterials durch Abscheiden von Siliziumoxid unter Anwendung einer Niedertemperatur- oder Plasmaabscheidungstechnik umfaßt.
4. Verfahren nach Anspruch 1, 2 oder 3, das das Anbringen der ersten leitenden Ebene in Form eines oder mehrerer Leitstreifen, so daß der Kontaktbereich sich auf dem oder auf einem Leitstreifen befindet und von den länglichen Seitenwänden des Streifens abgegrenzt wird, das derartige Öffnen des Fensters, daß es sich quer über den Leitstreifen erstreckt und breiter als der Leitstreifen ist, und zwischen jeder länglichen Kante des Leitstreifens und dem Umkreis des Fensters sich eine Lücke befindet, und das Anbringen der zweiten leitenden Ebene in Form eines oder mehrerer leitender Streifen umfaßt, der bzw. die sich quer über den oder die Leitstreifen der ersten leitenden Ebene erstreckt bzw. erstrecken.
5. Verfahren nach Anspruch 1, 2, 3 oder 4, das das Verwenden von in einer Lösung aufgelöstem Isoliermaterial als flüssigem und anschließend erstarrendem Medium sowie das Erstarren des Mediums durch Verdampfen der Lösung umfaßt.
6. Verfahren nach Anspruch 5, das das Verwenden von Aufschleuderglas als das flüssige und anschließend erstarrende Medium umfaßt.
7. Verfahren nach einem oder mehreren der vorangehenden Ansprüche, das das Verwenden einer Wolfram-Titan-Legierung als Ätzstopschicht umfaßt.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58908781D1 (de) * 1989-09-08 1995-01-26 Siemens Ag Verfahren zur globalen Planarisierung von Oberflächen für integrierte Halbleiterschaltungen.
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
JP2518435B2 (ja) * 1990-01-29 1996-07-24 ヤマハ株式会社 多層配線形成法
JPH0482263A (ja) * 1990-07-25 1992-03-16 Sharp Corp 半導体記憶装置
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
JPH0645327A (ja) * 1991-01-09 1994-02-18 Nec Corp 半導体装置の製造方法
US5086017A (en) * 1991-03-21 1992-02-04 Industrial Technology Research Institute Self aligned silicide process for gate/runner without extra masking
JP2921773B2 (ja) * 1991-04-05 1999-07-19 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
CA2056456C (en) * 1991-08-14 2001-05-08 Luc Ouellet High performance passivation for semiconductor devices
US5245213A (en) * 1991-10-10 1993-09-14 Sgs-Thomson Microelectronics, Inc. Planarized semiconductor product
JP2771057B2 (ja) * 1991-10-21 1998-07-02 シャープ株式会社 半導体装置の製造方法
KR100220297B1 (ko) * 1991-12-02 1999-09-15 김영환 다층금속 배선구조의 콘택제조방법
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
DE4239075C1 (de) * 1992-11-20 1994-04-07 Itt Ind Gmbh Deutsche Verfahren zur globalen Planarisierung von Oberflächen integrierter Halbleiterschaltungen
JP2705513B2 (ja) * 1993-06-08 1998-01-28 日本電気株式会社 半導体集積回路装置の製造方法
US5438022A (en) 1993-12-14 1995-08-01 At&T Global Information Solutions Company Method for using low dielectric constant material in integrated circuit fabrication
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
US5482897A (en) * 1994-07-19 1996-01-09 Lsi Logic Corporation Integrated circuit with on-chip ground plane
US5728453A (en) * 1995-12-28 1998-03-17 Advanced Micro Devices, Inc. Method of fabricating topside structure of a semiconductor device
US5663108A (en) * 1996-06-13 1997-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized metal pillar via process
EP0849787A1 (de) * 1996-12-18 1998-06-24 Siemens Aktiengesellschaft Verfahren zur Herstellung einer intergrierten Schaltungsanordnung
US5863707A (en) * 1997-02-11 1999-01-26 Advanced Micro Devices, Inc. Method for producing ultra-fine interconnection features
US6323046B1 (en) * 1998-08-25 2001-11-27 Micron Technology, Inc. Method and apparatus for endpointing a chemical-mechanical planarization process
DE10145724A1 (de) 2001-09-17 2003-04-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur unter Verwendung einer Schutzschicht und Halbleiterstruktur
JP2008031872A (ja) * 2006-07-26 2008-02-14 Yamaha Marine Co Ltd メタルガスケットによるシール構造

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1308496A (en) * 1970-09-18 1973-02-21 Plessey Co Ltd Semiconductor devices
US4185294A (en) * 1975-12-10 1980-01-22 Tokyo Shibaura Electric Co., Ltd. Semiconductor device and a method for manufacturing the same
JPS5836497B2 (ja) * 1975-12-23 1983-08-09 富士通株式会社 ハンドウタイソウチノセイゾウホウホウ
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
JPS56137656A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Multilayer wiring structure and its manufacture
JPS57170550A (en) * 1981-04-15 1982-10-20 Toshiba Corp Manufacture of semiconductor device
JPS57208160A (en) * 1981-06-18 1982-12-21 Fujitsu Ltd Semiconductor device
JPS582031A (ja) * 1981-06-29 1983-01-07 Toshiba Corp 半導体装置の製造方法
JPS5833865A (ja) * 1981-08-24 1983-02-28 Toshiba Corp 半導体記憶装置及びその製造方法
JPS58216445A (ja) * 1982-06-10 1983-12-16 Nec Corp 半導体装置およびその製造方法
JPS59112239A (ja) * 1982-11-18 1984-06-28 Kyowa Dengiyou:Kk 荷重変換器
JPS60245254A (ja) * 1984-05-21 1985-12-05 Hitachi Ltd 層間絶縁膜の形成方法
DE3421127A1 (de) * 1984-06-07 1985-12-12 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum herstellen einer halbleiteranordnung
US4619839A (en) * 1984-12-12 1986-10-28 Fairchild Camera & Instrument Corp. Method of forming a dielectric layer on a semiconductor device
JPS61164242A (ja) * 1985-01-17 1986-07-24 Seiko Epson Corp 半導体装置の製造方法
JPS61174650A (ja) * 1985-01-28 1986-08-06 Mitsubishi Electric Corp 半導体装置
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
US4719125A (en) * 1985-10-11 1988-01-12 Allied Corporation Cyclosilazane polymers as dielectric films in integrated circuit fabrication technology
DE8613488U1 (de) * 1986-05-17 1987-10-22 Philips Patentverwaltung Gmbh, 2000 Hamburg Durchführungsanschluß für einen Kombibaustein
US4824521A (en) * 1987-04-01 1989-04-25 Fairchild Semiconductor Corporation Planarization of metal pillars on uneven substrates

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Publication number Publication date
GB2211348A (en) 1989-06-28
EP0312154A1 (de) 1989-04-19
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GB8724319D0 (en) 1987-11-18
JP2578178B2 (ja) 1997-02-05
EP0312154B1 (de) 1994-01-05
DE3886882D1 (de) 1994-02-17
KR890007387A (ko) 1989-06-19
KR0134783B1 (ko) 1998-04-20
US4965226A (en) 1990-10-23

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