JPS61164242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61164242A JPS61164242A JP615885A JP615885A JPS61164242A JP S61164242 A JPS61164242 A JP S61164242A JP 615885 A JP615885 A JP 615885A JP 615885 A JP615885 A JP 615885A JP S61164242 A JPS61164242 A JP S61164242A
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- Japan
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- wiring
- film
- coated
- insulating film
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特に基板上に複数の絶縁層及び導電．体層が積
み重ねられている半導体装置の製造方法に関する。
み重ねられている半導体装置の製造方法に関する。
半導体装置の製造に際して、従来ｉｔ特公昭５１− ４
１５１６のように、半導体表面段差の平滑化を行ない、
配線層の断線及び短絡等の問題を回避していた。
１５１６のように、半導体表面段差の平滑化を行ない、
配線層の断線及び短絡等の問題を回避していた。
しかし、前述の従来方法では珪素水酸化物等の塗布、加
熱によりｓｉｏ２被膜層を形成する際に発生するクラ・
ノクを防止するため如，塗布Ｓ１：０２被膜層の膜厚を
例えば１０００〜１ｓｏｏ Ｓ程度に薄くする必要があ
る。ところが、上記のよう（Ｃ薄いＳｉＯ２被膜層でけ
該Ｓ？：ｏ２披嘩層形５Ｍの際の熱処理を含む一ト層配
線形成以前に行なわシ９．る種々の熱処理工程で第２図
に水中ようなアルミニウム（Ａ４）等の下層配線の１面
に発生子るヒル口・り（突起）３ａ７に対する抑制が不
充分なために、前記クラ・りの発生と同様、上層配線と
下層配線との間の絶ｆｉｇ １ｔｉＩ力の低下を招く場
合があった。
熱によりｓｉｏ２被膜層を形成する際に発生するクラ・
ノクを防止するため如，塗布Ｓ１：０２被膜層の膜厚を
例えば１０００〜１ｓｏｏ Ｓ程度に薄くする必要があ
る。ところが、上記のよう（Ｃ薄いＳｉＯ２被膜層でけ
該Ｓ？：ｏ２披嘩層形５Ｍの際の熱処理を含む一ト層配
線形成以前に行なわシ９．る種々の熱処理工程で第２図
に水中ようなアルミニウム（Ａ４）等の下層配線の１面
に発生子るヒル口・り（突起）３ａ７に対する抑制が不
充分なために、前記クラ・りの発生と同様、上層配線と
下層配線との間の絶ｆｉｇ １ｔｉＩ力の低下を招く場
合があった。
そこで本発明はこのような問題点を解決中るもので、そ
の目的とするところは上層配線と下層配線との間の絶縁
耐力低下の原因となる層間絶縁層のクラック及び下層配
線に生ずるヒルルックの成長を抑制する手段をそな気だ
多層配線形成工程を含む半導体装置の製造方法を提供す
るところにある。
の目的とするところは上層配線と下層配線との間の絶縁
耐力低下の原因となる層間絶縁層のクラック及び下層配
線に生ずるヒルルックの成長を抑制する手段をそな気だ
多層配線形成工程を含む半導体装置の製造方法を提供す
るところにある。
ｒ問題を解決するための手段〕
本発明の半導体装置の製造方法は、凸凹面を有する半導
体基板表面上に絶縁膜を形成する工程と該絶縁層上に１
層目配線を形成干る工程と、該第１層目配線士に凸状部
を薄く、他の部分は厚く形成せしめるガラス林ｗを塗布
する工程と、前記ガラス被ＲＩＢ’ １００〜２００
’Ｃテ予備加熱後、４００〜５ｏ。
体基板表面上に絶縁膜を形成する工程と該絶縁層上に１
層目配線を形成干る工程と、該第１層目配線士に凸状部
を薄く、他の部分は厚く形成せしめるガラス林ｗを塗布
する工程と、前記ガラス被ＲＩＢ’ １００〜２００
’Ｃテ予備加熱後、４００〜５ｏ。
℃の熱処理を行ない硬化する工程と、前記第１層目配線
上の前記ガラス被膜をＯ−Ｆ結合及び酸素（０）を含む
ガスを放電させたドライエツチングにより除去する工程
とを含み、しかる後に前記ｔｙ １層目配線及び前記ガ
ラス被膜の表面上に気相成長法により絶縁膜を被着する
工程とを有することを特徴とする。
上の前記ガラス被膜をＯ−Ｆ結合及び酸素（０）を含む
ガスを放電させたドライエツチングにより除去する工程
とを含み、しかる後に前記ｔｙ １層目配線及び前記ガ
ラス被膜の表面上に気相成長法により絶縁膜を被着する
工程とを有することを特徴とする。
ｒ実施例〕
以下本発明の一実施例を図面を参照１．て詳細に説明す
る。第１図（ａ）乃至（ｅ）は本発明に於ける一更施例
の工程断面図である。
る。第１図（ａ）乃至（ｅ）は本発明に於ける一更施例
の工程断面図である。
まず第１図（ハ））に示すように素子が形成され絶縁膜
２でおおわれた半導体基板１上に第１層目の１配線層３
を乾式エツチング法でエツチングしてパターンを形成す
る。その後、第１図の）に水子ように前記半導体表面上
にスピンコーターで２ｃＪＯＯｒ７ｙｍ程度で、リンを
含有した珪素水酸化物ｓマ“（ＯＩ（）４を口幅塗布し
、ＢｉＯ２被膜４を形成する。さらに１００〜２００℃
程度での予備加熱を行なった後、４００〜５００℃程度
での熱処理を行ない該５ｉ０２被瞭の硬化を干る。つい
で、第１図（ｃ）Ｋ示すように（！Ｆ、＋０２プラズマ
５で上記９層１層目配線上の該Ｓ？：０２被膜を除去す
る。１７かる後に、第１図□□□に示すように、該表面
上に気相成長法によりＳ？：０２嘆６を０．５〜１゜０
μｍ程度被着する。これによね第１図（ｅ）に示すよう
に第２層目のＡｔ配線層７を０．５〜１μｍ稈度被着し
た場合、第１層目のＡｔ配線層３によって生ずる段差が
平滑化されているため、段切れのない第２層目のＡｔ配
線層７が実現される。
２でおおわれた半導体基板１上に第１層目の１配線層３
を乾式エツチング法でエツチングしてパターンを形成す
る。その後、第１図の）に水子ように前記半導体表面上
にスピンコーターで２ｃＪＯＯｒ７ｙｍ程度で、リンを
含有した珪素水酸化物ｓマ“（ＯＩ（）４を口幅塗布し
、ＢｉＯ２被膜４を形成する。さらに１００〜２００℃
程度での予備加熱を行なった後、４００〜５００℃程度
での熱処理を行ない該５ｉ０２被瞭の硬化を干る。つい
で、第１図（ｃ）Ｋ示すように（！Ｆ、＋０２プラズマ
５で上記９層１層目配線上の該Ｓ？：０２被膜を除去す
る。１７かる後に、第１図□□□に示すように、該表面
上に気相成長法によりＳ？：０２嘆６を０．５〜１゜０
μｍ程度被着する。これによね第１図（ｅ）に示すよう
に第２層目のＡｔ配線層７を０．５〜１μｍ稈度被着し
た場合、第１層目のＡｔ配線層３によって生ずる段差が
平滑化されているため、段切れのない第２層目のＡｔ配
線層７が実現される。
以−ト述べたように本発明によれば、熱処理が１００〜
２００℃の予備加熱と４００〜５００℃の縮合加熱の２
段階に分けられているので、Ｓｉｏ２被膜４にクラリフ
が発生することがなくなる。さらに加熱の際に発生子る
可能性のある下層Ａｔ配線３上のヒル７２−７りけ、Ｓ
ｉＯ２被膜４のエツチングの際に除去されるので、問題
とけならない。
２００℃の予備加熱と４００〜５００℃の縮合加熱の２
段階に分けられているので、Ｓｉｏ２被膜４にクラリフ
が発生することがなくなる。さらに加熱の際に発生子る
可能性のある下層Ａｔ配線３上のヒル７２−７りけ、Ｓ
ｉＯ２被膜４のエツチングの際に除去されるので、問題
とけならない。
以上説明したように本発明の方法によれば、多 ５一
層配線の形成に際して層間絶縁層にクラ・ツクが発生し
たり、又下層配線に発生し友ヒルロククが問題となるこ
とがなくなるので、上層配線層と下層配線層との間の絶
縁耐力の低下が防止でき、半導体集積回路等の半導体装
置の製造歩留りや信頼性の向上がはかられる。
たり、又下層配線に発生し友ヒルロククが問題となるこ
とがなくなるので、上層配線層と下層配線層との間の絶
縁耐力の低下が防止でき、半導体集積回路等の半導体装
置の製造歩留りや信頼性の向上がはかられる。
本実施例においては、絶縁膜として（ｉＶＤＲｊｏ２膜
を用いる例を示したが、核絶縁膜として０ＶＤＰＳ（）
膜及びプラズマＳｊＮ膜等も用いられる。さらに塗布ガ
ラス被膜としては、５ｉ（ＯＨ＞＋の低分子重合体を用
いてもよい。
を用いる例を示したが、核絶縁膜として０ＶＤＰＳ（）
膜及びプラズマＳｊＮ膜等も用いられる。さらに塗布ガ
ラス被膜としては、５ｉ（ＯＨ＞＋の低分子重合体を用
いてもよい。
また、上記実施例では配線層にアルミニウムを２層に設
けた場合について説明したｈ′−、アルミニウム又はそ
の他の金属層を３ＦＭ以上設けた多層配線も、上記実施
例で述べた方法をくり返し行なうことにより得られ、本
発明は有効である。
けた場合について説明したｈ′−、アルミニウム又はそ
の他の金属層を３ＦＭ以上設けた多層配線も、上記実施
例で述べた方法をくり返し行なうことにより得られ、本
発明は有効である。
第１図（ａ）〜（ｅ）は本発明の半導体装置の製造方法
の一実施例を示す工程断面図である。 −６に優、 第２図は、従来の半導体装置の製造方法を説明する断面
図である。 １・・・・・・半導体基板 ２．６・・・・・・絶縁膜 ６・・・・・・第１層目の
Ａｔ金属層４・・・・・・塗布Ｓフ゛０□被膜 ５・・・・・・ＣＦ、 ＋ Ｏ□プラズマ７・・・・・
・第２層目のＡｔ金属層 ６ａ、・・・・・・Ｕヒルロック 以 上
の一実施例を示す工程断面図である。 −６に優、 第２図は、従来の半導体装置の製造方法を説明する断面
図である。 １・・・・・・半導体基板 ２．６・・・・・・絶縁膜 ６・・・・・・第１層目の
Ａｔ金属層４・・・・・・塗布Ｓフ゛０□被膜 ５・・・・・・ＣＦ、 ＋ Ｏ□プラズマ７・・・・・
・第２層目のＡｔ金属層 ６ａ、・・・・・・Ｕヒルロック 以 上
Claims (2)
- （１）凸凹面を有する半導体基板表面上に絶縁膜を形成
する工程と、該絶縁膜上に１層目配線を形成する工程と
、該第１層目配線上に凸状部は薄く、他の部分は厚く形
成せしめるガラス被膜を塗布する工程と、前記ガラス被
膜を硬化する工程と、前記第１層目配線上の前記ガラス
被膜をドライエッチングにより除去する工程とを含み、
しかる後に前記第１層目配線及び前記ガラス被膜の表面
上に気相成長法により絶縁膜を被着する工程とを有する
ことを特徴とする半導体装置の製造方法。 - （２）上記ガラス被膜の熱処理は、１００〜２００℃で
予備加熱後、４００〜５００℃で行なうことを特徴とす
る前記特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP615885A JPS61164242A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP615885A JPS61164242A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164242A true JPS61164242A (ja) | 1986-07-24 |
Family
ID=11630718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP615885A Pending JPS61164242A (ja) | 1985-01-17 | 1985-01-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164242A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803177A (en) * | 1986-12-23 | 1989-02-07 | U.S. Philips Corporation | Method of forming interconnections and crossings between metallization levels of an integrated circuit |
| US4965226A (en) * | 1987-10-16 | 1990-10-23 | U.S. Philips Corporation | Method of forming an interconnection between conductive levels |
-
1985
- 1985-01-17 JP JP615885A patent/JPS61164242A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803177A (en) * | 1986-12-23 | 1989-02-07 | U.S. Philips Corporation | Method of forming interconnections and crossings between metallization levels of an integrated circuit |
| US4965226A (en) * | 1987-10-16 | 1990-10-23 | U.S. Philips Corporation | Method of forming an interconnection between conductive levels |
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