JPH01185947A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH01185947A JPH01185947A JP63011611A JP1161188A JPH01185947A JP H01185947 A JPH01185947 A JP H01185947A JP 63011611 A JP63011611 A JP 63011611A JP 1161188 A JP1161188 A JP 1161188A JP H01185947 A JPH01185947 A JP H01185947A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、特には半導体基
板上の段差を平坦化する層間絶縁膜形成方法に関するも
のである。
板上の段差を平坦化する層間絶縁膜形成方法に関するも
のである。
〈従来技術〉
半導体素子の高密度化、高集積化にとって配線の三次元
化は不可欠のものである。この配線の三次元化は表面の
凹凸の強調につながり、配線のオープンや短絡といった
歩留まり上の問題点発生を招く。これらの問題点を避け
るため、基板表面の絶縁ノ漠平坦化が望まれており、現
在のところ有機シラノール系ガラスを塗布して凹部を埋
め、これを熱硬化させて第1層配線上を平坦化する技術
が一般的である。
化は不可欠のものである。この配線の三次元化は表面の
凹凸の強調につながり、配線のオープンや短絡といった
歩留まり上の問題点発生を招く。これらの問題点を避け
るため、基板表面の絶縁ノ漠平坦化が望まれており、現
在のところ有機シラノール系ガラスを塗布して凹部を埋
め、これを熱硬化させて第1層配線上を平坦化する技術
が一般的である。
〈発明が解決しようとする課題〉
上記平坦化方法では、1回の有機シラノール系ガラス塗
布では充分な平坦度が得られないため、数回にわたる塗
布を行なって平坦化を達成していた。ところが有機シラ
ノール系ガラスは厚膜化すると、第2図の如きひびわれ
9が発生し、絶縁不良を招くという問題点がある。
布では充分な平坦度が得られないため、数回にわたる塗
布を行なって平坦化を達成していた。ところが有機シラ
ノール系ガラスは厚膜化すると、第2図の如きひびわれ
9が発生し、絶縁不良を招くという問題点がある。
このひびわれ9を防止するために有機シラノール系ガラ
ス塗布回数を減少させると、充分な平坦度が得られず、
第3図の如く上層配線8の断線IOを起こすという問題
点がある。
ス塗布回数を減少させると、充分な平坦度が得られず、
第3図の如く上層配線8の断線IOを起こすという問題
点がある。
また、有機シラノール系ガラス4を塗布して平坦化した
後、有機シラノール系ガラス4を含む層間絶縁膜3,4
.5にスルホール11等の窓あけを行ない、第1層配線
2と電気的接続される第2層配線8を形成すると、スル
ーホール11側壁に露出した有機シラノール系ガラス4
から第2層配線8に02.H2O等の揮散ガスが発生し
、該揮散ガスと配線金属とが反応して金属酸化物が形成
される。その結果第1層配線と第2層配線との間に接続
抵抗が増加して導通が不安定となり、半導体素子の高速
化を阻むという問題点もある。
後、有機シラノール系ガラス4を含む層間絶縁膜3,4
.5にスルホール11等の窓あけを行ない、第1層配線
2と電気的接続される第2層配線8を形成すると、スル
ーホール11側壁に露出した有機シラノール系ガラス4
から第2層配線8に02.H2O等の揮散ガスが発生し
、該揮散ガスと配線金属とが反応して金属酸化物が形成
される。その結果第1層配線と第2層配線との間に接続
抵抗が増加して導通が不安定となり、半導体素子の高速
化を阻むという問題点もある。
く問題点を解決するための手段〉
本発明は上述する問題点を解決するためになされたもの
で、半導体素子形成により凹凸が生じた半導体基板一主
面上を平坦化する際、半導体基板上に有機シラノール系
ガラスを塗布し、続いて有機シラノール系ガラスをエッ
チバックした後、前記半導体基板上に絶縁膜を形成する
一連の工程を複数回実施して層間絶縁膜を形成してなる
半導体装置の製造方法を提供するものである。
で、半導体素子形成により凹凸が生じた半導体基板一主
面上を平坦化する際、半導体基板上に有機シラノール系
ガラスを塗布し、続いて有機シラノール系ガラスをエッ
チバックした後、前記半導体基板上に絶縁膜を形成する
一連の工程を複数回実施して層間絶縁膜を形成してなる
半導体装置の製造方法を提供するものである。
く作用〉
上述の如く、基板上の凹凸を平坦化する際、有機シラノ
ール系ガラスを絶縁膜を介し、複数回に分けて塗布する
ことにより、有機シラノール系ガラスの一層あたりの膜
厚が薄くできるため、所望する平坦度を得ながら有機シ
ラノール系ガラスのひびわれを防止することができる。
ール系ガラスを絶縁膜を介し、複数回に分けて塗布する
ことにより、有機シラノール系ガラスの一層あたりの膜
厚が薄くできるため、所望する平坦度を得ながら有機シ
ラノール系ガラスのひびわれを防止することができる。
またエッチバックにより第1層配線上の有機シラノール
系ガラスを除去できるため、第1層配線上に形成される
スルーホール等の孔の側壁に有機シラノール系ガラスが
露出することはない。
系ガラスを除去できるため、第1層配線上に形成される
スルーホール等の孔の側壁に有機シラノール系ガラスが
露出することはない。
〈実施例〉
以下、本発明の実施例を図面を用いて詳述するが、本発
明はこれに限定されるものではない。
明はこれに限定されるものではない。
第1図は本発明の一実施例を説明するための要部断面図
である。半導体基板(図示せず)上に絶縁膜1が形成さ
れ、該絶縁膜l上に下層導電膜2が選択的に形成されて
表面に凹凸を発生させている。続いて絶縁膜l上に全面
に絶縁膜3を堆積した後、該絶縁膜3上に有機シラノー
ル系ガラス4を塗布し、熱処理により硬化させる。次に
前記有機シラノール系ガラス4をエッチバックして下層
導電層2上の有機シラノール系ガラス4を除去した後、
CVD絶縁膜5を堆積する。次いで前記CVD絶縁膜5
上に再度有機シラノール系ガラス6を塗布し、熱処理に
より硬化させた後、前記有機シラノール系ガラス6をエ
ッチバックして下層導電層2上の有機シラノール系ガラ
ス6を除去し、CVD絶縁膜7を堆積する。次に下層導
電層2上の層間絶縁膜をなす絶縁膜3.CVD絶縁膜5
゜7を選択的に除去してスルーホール11を形成した後
、絶縁膜l上全面に上層導電膜8を形成し、前記スルー
ホール11を介して下層導電膜2と上層導電膜8との電
気的接続を図る。
である。半導体基板(図示せず)上に絶縁膜1が形成さ
れ、該絶縁膜l上に下層導電膜2が選択的に形成されて
表面に凹凸を発生させている。続いて絶縁膜l上に全面
に絶縁膜3を堆積した後、該絶縁膜3上に有機シラノー
ル系ガラス4を塗布し、熱処理により硬化させる。次に
前記有機シラノール系ガラス4をエッチバックして下層
導電層2上の有機シラノール系ガラス4を除去した後、
CVD絶縁膜5を堆積する。次いで前記CVD絶縁膜5
上に再度有機シラノール系ガラス6を塗布し、熱処理に
より硬化させた後、前記有機シラノール系ガラス6をエ
ッチバックして下層導電層2上の有機シラノール系ガラ
ス6を除去し、CVD絶縁膜7を堆積する。次に下層導
電層2上の層間絶縁膜をなす絶縁膜3.CVD絶縁膜5
゜7を選択的に除去してスルーホール11を形成した後
、絶縁膜l上全面に上層導電膜8を形成し、前記スルー
ホール11を介して下層導電膜2と上層導電膜8との電
気的接続を図る。
このようにCVD絶縁膜5により有機シラノール系ガラ
ス4,6が分割されるため、有機シラノール系ガラスを
用いて平坦化を達成してもひびわれが発生することはな
い。また、スルーホール11側壁に有機シラノール系ガ
ラス4,6が露出することがないため、スルーホール1
1内での上層導電膜と下層導電膜との導通が安定する。
ス4,6が分割されるため、有機シラノール系ガラスを
用いて平坦化を達成してもひびわれが発生することはな
い。また、スルーホール11側壁に有機シラノール系ガ
ラス4,6が露出することがないため、スルーホール1
1内での上層導電膜と下層導電膜との導通が安定する。
上記本実施例において有機シジノール系ガラスを塗布し
、続いて前記有機シラノール系ガラスをエッチバックし
た後、絶縁膜を形成する一連の工程を2回繰り返したが
、本発明はこれに限定されるものではなく、有機シラノ
ール系ガラスにひびわれが生じることなく、充分な平坦
度が得られるならば何回繰り返してもよい。
、続いて前記有機シラノール系ガラスをエッチバックし
た後、絶縁膜を形成する一連の工程を2回繰り返したが
、本発明はこれに限定されるものではなく、有機シラノ
ール系ガラスにひびわれが生じることなく、充分な平坦
度が得られるならば何回繰り返してもよい。
〈発明の効果〉
本発明により、有機シラノール系ガラスにひびわれを発
生させることなく平坦な層間絶縁膜を形成することが可
能になるため、密度、及び集積度の高い半導体装置を信
頼性高く製造することが可能になる。また、これにより
半導体装置の高速化が阻まれることはない。
生させることなく平坦な層間絶縁膜を形成することが可
能になるため、密度、及び集積度の高い半導体装置を信
頼性高く製造することが可能になる。また、これにより
半導体装置の高速化が阻まれることはない。
【図面の簡単な説明】
第1図は本発明の一実施例を説明するための要部断面図
、第2図、第3図は従来例の問題点を説明するための要
部断面図である。 l、8:絶縁膜、2:下層導電膜、4,6:有機シラノ
ール系ガラス、5,7:CVD絶縁膜、8:上層導電膜
、9:ひびわれ、lO:断線、11ニスルーホール。
、第2図、第3図は従来例の問題点を説明するための要
部断面図である。 l、8:絶縁膜、2:下層導電膜、4,6:有機シラノ
ール系ガラス、5,7:CVD絶縁膜、8:上層導電膜
、9:ひびわれ、lO:断線、11ニスルーホール。
Claims (1)
- 【特許請求の範囲】 1、半導体素子形成により凹凸が生じた半導体基板一主
面上を平坦化する際、 半導体基板上に有機シラノール系ガラスを塗布し、続い
て前記有機シラノール系ガラスをエッチバックした後、
前記半導体基板上に絶縁膜を形成する一連の工程を複数
回実施して層間絶縁膜を形成してなることを特徴とする
半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011611A JPH063804B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置製造方法 |
US07/300,440 US5079188A (en) | 1988-01-21 | 1989-01-23 | Method for the production of a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63011611A JPH063804B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01185947A true JPH01185947A (ja) | 1989-07-25 |
JPH063804B2 JPH063804B2 (ja) | 1994-01-12 |
Family
ID=11782705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63011611A Expired - Fee Related JPH063804B2 (ja) | 1988-01-21 | 1988-01-21 | 半導体装置製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5079188A (ja) |
JP (1) | JPH063804B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03222426A (ja) * | 1990-01-29 | 1991-10-01 | Yamaha Corp | 多層配線形成法 |
JPH04112533A (ja) * | 1990-09-01 | 1992-04-14 | Fuji Electric Co Ltd | 半導体装置用多重配線層およびその製造方法 |
DE4135810A1 (de) * | 1990-10-30 | 1992-05-07 | Mitsubishi Electric Corp | Halbleitereinrichtung und verfahren zu deren herstellung |
JPH05121406A (ja) * | 1991-09-11 | 1993-05-18 | Yamaha Corp | 半導体の平坦化方法 |
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---|---|---|---|---|
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US5488015A (en) * | 1994-05-20 | 1996-01-30 | Texas Instruments Incorporated | Method of making an interconnect structure with an integrated low density dielectric |
US5856707A (en) * | 1995-09-11 | 1999-01-05 | Stmicroelectronics, Inc. | Vias and contact plugs with an aspect ratio lower than the aspect ratio of the structure in which they are formed |
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US5679606A (en) * | 1995-12-27 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | method of forming inter-metal-dielectric structure |
US5691247A (en) * | 1996-12-19 | 1997-11-25 | Tower Semiconductor Ltd. | Method for depositing a flow fill layer on an integrated circuit wafer |
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US4545852A (en) * | 1984-06-20 | 1985-10-08 | Hewlett-Packard Company | Planarization of dielectric films on integrated circuits |
JPS61272949A (ja) * | 1985-05-28 | 1986-12-03 | Toshiba Corp | 半導体装置の製造方法 |
FR2588418B1 (fr) * | 1985-10-03 | 1988-07-29 | Bull Sa | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
US4775550A (en) * | 1986-06-03 | 1988-10-04 | Intel Corporation | Surface planarization method for VLSI technology |
US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
-
1988
- 1988-01-21 JP JP63011611A patent/JPH063804B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-23 US US07/300,440 patent/US5079188A/en not_active Expired - Lifetime
Cited By (6)
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JP2518435B2 (ja) * | 1990-01-29 | 1996-07-24 | ヤマハ株式会社 | 多層配線形成法 |
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DE4135810C2 (de) * | 1990-10-30 | 2000-04-13 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem Zwischenschichtisolierfilm und Verfahren zu deren Herstellung |
JPH05121406A (ja) * | 1991-09-11 | 1993-05-18 | Yamaha Corp | 半導体の平坦化方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH063804B2 (ja) | 1994-01-12 |
US5079188A (en) | 1992-01-07 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |