JPH0714917A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0714917A JPH0714917A JP5144751A JP14475193A JPH0714917A JP H0714917 A JPH0714917 A JP H0714917A JP 5144751 A JP5144751 A JP 5144751A JP 14475193 A JP14475193 A JP 14475193A JP H0714917 A JPH0714917 A JP H0714917A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【構成】 基板（図示ぜず。）上に下層配線１を形成
し、窒素を含む有機ソース系プラズマＣＶＤ法を用い
て、下層配線１全面に第１絶縁膜２を形成する。次に、
第１絶縁膜２上に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法を用
いて、第２絶縁膜３を形成する。その後、有機シラノー
ル系ガラス４を塗布し、熱処理により、硬化させる。続
いて、エッチバックを行った後、プラズマＣＶＤ法によ
り、平坦化絶縁膜である第３絶縁膜５を形成する。 【効果】 従来より膜中水分量の少ない、膜質の改善さ
れたＴＥＯＳ−Ｏ3系常圧ＣＶＤ法による絶縁膜を形成
することができる。
し、窒素を含む有機ソース系プラズマＣＶＤ法を用い
て、下層配線１全面に第１絶縁膜２を形成する。次に、
第１絶縁膜２上に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法を用
いて、第２絶縁膜３を形成する。その後、有機シラノー
ル系ガラス４を塗布し、熱処理により、硬化させる。続
いて、エッチバックを行った後、プラズマＣＶＤ法によ
り、平坦化絶縁膜である第３絶縁膜５を形成する。 【効果】 従来より膜中水分量の少ない、膜質の改善さ
れたＴＥＯＳ−Ｏ3系常圧ＣＶＤ法による絶縁膜を形成
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しくは、半導体基板上の配線により生じ
た凹凸を平坦化する、層間絶縁膜の形成方法に関するも
のである。
に関し、更に詳しくは、半導体基板上の配線により生じ
た凹凸を平坦化する、層間絶縁膜の形成方法に関するも
のである。
【０００２】
【従来の技術】半導体素子の高密度化、高集積化にとっ
て配線を層間絶縁膜を挟んで３次元的に積層する技術は
不可欠なものである。特に、ロジック系のＵＬＳＩで
は、３層以上のＡｌ配線が要求される。また、この配線
の三次元化に伴って、増大する表面段差を制御して埋め
込み平坦化する技術が必要となってくる。
て配線を層間絶縁膜を挟んで３次元的に積層する技術は
不可欠なものである。特に、ロジック系のＵＬＳＩで
は、３層以上のＡｌ配線が要求される。また、この配線
の三次元化に伴って、増大する表面段差を制御して埋め
込み平坦化する技術が必要となってくる。
【０００３】現在、Ａｌ配線、Ａｌ合金配線や高融点導
体をバリアメタルとした積層構造配線等の層間絶縁膜形
成法として、低温成膜が可能で、優れた埋め込み平坦性
を示すＴＥＯＳ（テトラ・エトキシ・シラン）−Ｏ
3（オゾン）系常圧ＣＶＤ法が、微細デバイスにおける
層間絶縁膜の平坦化技術として、極めて有望なプロセス
として検討されている。
体をバリアメタルとした積層構造配線等の層間絶縁膜形
成法として、低温成膜が可能で、優れた埋め込み平坦性
を示すＴＥＯＳ（テトラ・エトキシ・シラン）−Ｏ
3（オゾン）系常圧ＣＶＤ法が、微細デバイスにおける
層間絶縁膜の平坦化技術として、極めて有望なプロセス
として検討されている。
【０００４】
【発明が解決しようとする課題】上記のような、例え
ば、積層構造配線において、図４（ａ）に示すように、
成膜時に優れた埋め込み平坦性を示すＴＥＯＳ−Ｏ3 系
常圧ＣＶＤ膜９を用いると下地材料依存性のため、例え
ば、Ａｌ−Ｓｉ−Ｃｕ合金１ａとＴｉＷ合金（又はＷＳ
ｉ合金）１ｂからなるメタルの積層構造の下層配線１と
その下のＢＰＳＧ膜（図示せず。）では成長速度が異な
るために良好な平坦化形状が得られない等の問題が発生
している。そのために、図４（ｂ）に示すように、単一
の下地を得るために、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ膜９
を形成する前にプラズマＴＥＯＳ膜１０を形成してい
る。なお、図４は従来技術における積層構造配線を有す
る半導体装置の要部断面図である。
ば、積層構造配線において、図４（ａ）に示すように、
成膜時に優れた埋め込み平坦性を示すＴＥＯＳ−Ｏ3 系
常圧ＣＶＤ膜９を用いると下地材料依存性のため、例え
ば、Ａｌ−Ｓｉ−Ｃｕ合金１ａとＴｉＷ合金（又はＷＳ
ｉ合金）１ｂからなるメタルの積層構造の下層配線１と
その下のＢＰＳＧ膜（図示せず。）では成長速度が異な
るために良好な平坦化形状が得られない等の問題が発生
している。そのために、図４（ｂ）に示すように、単一
の下地を得るために、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ膜９
を形成する前にプラズマＴＥＯＳ膜１０を形成してい
る。なお、図４は従来技術における積層構造配線を有す
る半導体装置の要部断面図である。
【０００５】しかし、プラズマＴＥＯＳ膜１０上に形成
したＴＥＯＳ−Ｏ3 系常圧ＣＶＤ膜９は良好な埋め込み
特性が得られるが、シラン系絶縁膜やプラズマＴＥＯＳ
膜と比較して膜中に水分を多量に含んでいる。そのた
め、メタル間のコンタクト特性やトランジスタ特性に影
響を及ぼして、デバイスの製品歩留まりや信頼性を下げ
る要因となっている。
したＴＥＯＳ−Ｏ3 系常圧ＣＶＤ膜９は良好な埋め込み
特性が得られるが、シラン系絶縁膜やプラズマＴＥＯＳ
膜と比較して膜中に水分を多量に含んでいる。そのた
め、メタル間のコンタクト特性やトランジスタ特性に影
響を及ぼして、デバイスの製品歩留まりや信頼性を下げ
る要因となっている。
【０００６】本発明は、より水分の含まない、膜質の向
上した、良好な埋め込み特性が得られる層間絶縁膜の形
成方法を提供することを目的とする。
上した、良好な埋め込み特性が得られる層間絶縁膜の形
成方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、配線による半導体基板上の凹凸を平坦化する
工程を有する半導体装置の製造方法に於いて、上記半導
体基板上に上記配線を設けた後、窒素を含む有機ソース
を用いたプラズマＣＶＤ法により上記配線の全面を被覆
するように第１絶縁膜を堆積する第１工程と、ＴＥＯＳ
−Ｏ3系常圧ＣＶＤ法により上記第１絶縁膜上の凹凸を
埋めるように第２絶縁膜を堆積する第２工程とを有する
ことを特徴とするものである。
造方法は、配線による半導体基板上の凹凸を平坦化する
工程を有する半導体装置の製造方法に於いて、上記半導
体基板上に上記配線を設けた後、窒素を含む有機ソース
を用いたプラズマＣＶＤ法により上記配線の全面を被覆
するように第１絶縁膜を堆積する第１工程と、ＴＥＯＳ
−Ｏ3系常圧ＣＶＤ法により上記第１絶縁膜上の凹凸を
埋めるように第２絶縁膜を堆積する第２工程とを有する
ことを特徴とするものである。
【０００８】
【作用】上記本発明を用いて、窒素を含む有機ソースを
用いたプラズマ系絶縁膜（ＳｉＯ2 膜）を形成すること
によって、窒化された表面の絶縁膜が形成され、ＴＥＯ
Ｓ−Ｏ3 系常圧ＣＶＤ膜の膜質が改善される。
用いたプラズマ系絶縁膜（ＳｉＯ2 膜）を形成すること
によって、窒化された表面の絶縁膜が形成され、ＴＥＯ
Ｓ−Ｏ3 系常圧ＣＶＤ膜の膜質が改善される。
【０００９】
【実施例】以下に、一実施例の基づいて本発明を詳細に
説明する。
説明する。
【００１０】図１は本発明の一実施例の半導体装置の製
造方法を説明する図であり、図２（ａ）乃至（ｃ）は本
発明の他の実施例の半導体装置の製造方法を説明する図
であり、図３は本発明の他の実施例の半導体装置の製造
方法を説明する図である。
造方法を説明する図であり、図２（ａ）乃至（ｃ）は本
発明の他の実施例の半導体装置の製造方法を説明する図
であり、図３は本発明の他の実施例の半導体装置の製造
方法を説明する図である。
【００１１】図１に示すように、半導体基板（図示せ
ず。）上に下層配線１、例えば、Ａｌ−Ｓｉ−Ｃｕ合金
１ａ上にＴｉＷ合金又はＴｉＮ合金１ｂが形成され、表
面には凹凸が生じている。なお、本実施例においては、
下層配線１に積層構造配線を用いているが、Ａｌ配線、
Ａｌ合金配線等も適用可能である。
ず。）上に下層配線１、例えば、Ａｌ−Ｓｉ−Ｃｕ合金
１ａ上にＴｉＷ合金又はＴｉＮ合金１ｂが形成され、表
面には凹凸が生じている。なお、本実施例においては、
下層配線１に積層構造配線を用いているが、Ａｌ配線、
Ａｌ合金配線等も適用可能である。
【００１２】上記凹凸を平坦化するため、まず、下層配
線１上に、以下の条件下で、窒素を含む有機ソース系プ
ラズマＣＶＤ法により第１絶縁膜２を堆積する。ガスと
して、Ｏ2及び有機ソースを共に流量約５３０ＳＣＣＭ
で流し、圧力を約９．０Ｔｏｒｒとし、基板（図示ぜ
ず。）の設定温度を約３９０℃とし、Ｒｆパワーを約４
５０Ｗとし、第１絶縁膜２を形成する。また、有機ソー
スとして、液体ソース（室温）でＴＥＯＳと蒸気圧がほ
ぼ等しい材料が用いられる。具体的には、ヘキサメチル
ジシラザンや、トリメチルシリルジエチルアミン等が適
用可能である。これより、下層配線１の表面及び側面を
第１絶縁膜２で被覆する。
線１上に、以下の条件下で、窒素を含む有機ソース系プ
ラズマＣＶＤ法により第１絶縁膜２を堆積する。ガスと
して、Ｏ2及び有機ソースを共に流量約５３０ＳＣＣＭ
で流し、圧力を約９．０Ｔｏｒｒとし、基板（図示ぜ
ず。）の設定温度を約３９０℃とし、Ｒｆパワーを約４
５０Ｗとし、第１絶縁膜２を形成する。また、有機ソー
スとして、液体ソース（室温）でＴＥＯＳと蒸気圧がほ
ぼ等しい材料が用いられる。具体的には、ヘキサメチル
ジシラザンや、トリメチルシリルジエチルアミン等が適
用可能である。これより、下層配線１の表面及び側面を
第１絶縁膜２で被覆する。
【００１３】次に、第１絶縁膜２上に、以下の条件下
で、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により第２絶縁膜３
を堆積する。ガスとして、ＴＥＯＳ（キャリアＮ2 ）を
約２．０ＳＬＭ、Ｏ2を約７．５ＳＬＭ、Ｏ3濃度を約
５．０％とし、基板（図示ぜず。）の設定温度を約３８
０℃として、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法を行う。こ
れにより、第１絶縁膜２上に残っている凹凸を埋め、成
膜時においても、リフロー形状が得られる平坦化絶縁膜
が形成できる。
で、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により第２絶縁膜３
を堆積する。ガスとして、ＴＥＯＳ（キャリアＮ2 ）を
約２．０ＳＬＭ、Ｏ2を約７．５ＳＬＭ、Ｏ3濃度を約
５．０％とし、基板（図示ぜず。）の設定温度を約３８
０℃として、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法を行う。こ
れにより、第１絶縁膜２上に残っている凹凸を埋め、成
膜時においても、リフロー形状が得られる平坦化絶縁膜
が形成できる。
【００１４】その後、複合段差や厳しい下地段差を有す
る場合、図２に示すように、エッチバック法を用いて、
層間絶縁膜の平坦化を更に向上させることができる。ま
ず、図２（ａ）に示すように、窒素を含む有機ソース系
プラズマＣＶＤ法により第１絶縁膜２を堆積した後、第
１絶縁膜２上にＴＥＯＳ−Ｏ3系常圧ＣＶＤ法を用いて
第２絶縁膜３を堆積する。その後、更に有機シラノール
系ガラス４を塗布し、熱処理により硬化させる。
る場合、図２に示すように、エッチバック法を用いて、
層間絶縁膜の平坦化を更に向上させることができる。ま
ず、図２（ａ）に示すように、窒素を含む有機ソース系
プラズマＣＶＤ法により第１絶縁膜２を堆積した後、第
１絶縁膜２上にＴＥＯＳ−Ｏ3系常圧ＣＶＤ法を用いて
第２絶縁膜３を堆積する。その後、更に有機シラノール
系ガラス４を塗布し、熱処理により硬化させる。
【００１５】続いて、図２（ｂ）に示すように、エッチ
バックを行った後、有機ソースとしてＴＥＯＳ又は窒素
を含む有機ソースを用いて、上述のプラズマＣＶＤ法と
同じ条件下で、プラズマＣＶＤ法を行い、第３絶縁膜５
を形成することで平坦化絶縁膜形成ができる。
バックを行った後、有機ソースとしてＴＥＯＳ又は窒素
を含む有機ソースを用いて、上述のプラズマＣＶＤ法と
同じ条件下で、プラズマＣＶＤ法を行い、第３絶縁膜５
を形成することで平坦化絶縁膜形成ができる。
【００１６】次に、図２（ｃ）に示すように、下層配線
１上の層間絶縁膜をなす絶縁膜２，３或は２，３，５を
選択的に除去し、スルーホール６を形成した後、上層配
線７を形成し、スルーホール６を介して、下層配線１と
上層配線７との電気的接続を図る。
１上の層間絶縁膜をなす絶縁膜２，３或は２，３，５を
選択的に除去し、スルーホール６を形成した後、上層配
線７を形成し、スルーホール６を介して、下層配線１と
上層配線７との電気的接続を図る。
【００１７】また、図３に示すように、スパッタ技術で
コンタクトの穴埋めができない場合に、スルーホール６
にプラグ８を形成して、配線１，７間の電気的接続を行
っても良い。
コンタクトの穴埋めができない場合に、スルーホール６
にプラグ８を形成して、配線１，７間の電気的接続を行
っても良い。
【００１８】実際に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ膜の
下地材料に対する膜質を評価したところ、表１に示すよ
うに、下地がＳｉ基板やプラズマ−ＴＥＯＳ膜に比べ
て、窒素を含む有機ソース系プラズマ膜は膜中水分量は
少なく、膜質が大幅に改善されていることが分かる。
下地材料に対する膜質を評価したところ、表１に示すよ
うに、下地がＳｉ基板やプラズマ−ＴＥＯＳ膜に比べ
て、窒素を含む有機ソース系プラズマ膜は膜中水分量は
少なく、膜質が大幅に改善されていることが分かる。
【００１９】
【表１】
【００２０】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、サブハーフミクロンの配線を平坦化
する際、下地に窒素を含む有機ソースを用いたプラズマ
系絶縁膜を形成することで、下地にプラズマ−ＴＥＯＳ
絶縁膜を形成した場合と比較して、ＴＥＯＳ−Ｏ3系常
圧ＣＶＤ法により形成された絶縁膜の、膜中水分量が減
少する等の膜質を改善することができる。このことによ
って、膜中の水分によるメタル間のコンタクト特性やト
ランジスタ特性の劣化を抑制し、デバイスの製品歩留ま
りや信頼性を向上させることができる。
用いることにより、サブハーフミクロンの配線を平坦化
する際、下地に窒素を含む有機ソースを用いたプラズマ
系絶縁膜を形成することで、下地にプラズマ−ＴＥＯＳ
絶縁膜を形成した場合と比較して、ＴＥＯＳ−Ｏ3系常
圧ＣＶＤ法により形成された絶縁膜の、膜中水分量が減
少する等の膜質を改善することができる。このことによ
って、膜中の水分によるメタル間のコンタクト特性やト
ランジスタ特性の劣化を抑制し、デバイスの製品歩留ま
りや信頼性を向上させることができる。
【図１】本発明の一実施例の半導体装置の製造方法を説
明する図である。
明する図である。
【図２】本発明の他の実施例の半導体装置の製造方法を
説明する図である。
説明する図である。
【図３】本発明の他の実施例の半導体装置の製造方法を
説明する図である。
説明する図である。
【図４】従来技術における配線を有する半導体装置の要
部断面図である。
部断面図である。
１ 下層配線 １ａ Ａｌ−Ｓｉ−Ｃｕ合金層 １ｂ ＴｉＷ合金層又はＷＳｉ合金層 ２ 第１絶縁膜 ３ 第２絶縁膜 ４ 有機シラノール系ガラス ５ 第３絶縁膜 ６ スルーホール ７ 上層配線 ８ プラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/3065
Claims (1)
- 【請求項１】 配線による半導体基板上の凹凸を平坦化
する工程を有する半導体装置の製造方法に於いて、 上記半導体基板上に上記配線を設けた後、窒素を含む有
機ソースを用いたプラズマＣＶＤ法により上記配線の全
面を被覆するように第１絶縁膜を堆積する第１工程と、 ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により上記第１絶縁膜上
の凹凸を埋めるように第２絶縁膜を堆積する第２工程と
を有することを特徴とする、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144751A JP2981366B2 (ja) | 1993-06-16 | 1993-06-16 | 半導体装置の製造方法 |
| KR1019940010935A KR0149468B1 (ko) | 1993-06-16 | 1994-05-19 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5144751A JP2981366B2 (ja) | 1993-06-16 | 1993-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0714917A true JPH0714917A (ja) | 1995-01-17 |
| JP2981366B2 JP2981366B2 (ja) | 1999-11-22 |
Family
ID=15369533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5144751A Expired - Lifetime JP2981366B2 (ja) | 1993-06-16 | 1993-06-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2981366B2 (ja) |
| KR (1) | KR0149468B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419878B1 (ko) * | 1997-12-11 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US7732297B2 (en) | 2005-08-08 | 2010-06-08 | Samsung Electronics Co., Ltd. | Method of manufacturing an insulating layer and method of manufacturing a semiconductor device using the insulating layer |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230365B1 (ko) * | 1996-06-29 | 1999-11-15 | 윤종용 | 반도체 장치의 층간 절연막 형성 방법 |
-
1993
- 1993-06-16 JP JP5144751A patent/JP2981366B2/ja not_active Expired - Lifetime
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1994
- 1994-05-19 KR KR1019940010935A patent/KR0149468B1/ko not_active IP Right Cessation
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| US7732297B2 (en) | 2005-08-08 | 2010-06-08 | Samsung Electronics Co., Ltd. | Method of manufacturing an insulating layer and method of manufacturing a semiconductor device using the insulating layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001861A (ko) | 1995-01-04 |
| KR0149468B1 (ko) | 1998-12-01 |
| JP2981366B2 (ja) | 1999-11-22 |
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