JP2760490B2 - 半導体素子の金属配線製造方法 - Google Patents
半導体素子の金属配線製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の金属配
線製造方法に関する。
線製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴い、半導体素
子の内部で上下の導電配線を連結するため層間絶縁膜の
一定部分をエッチングして形成するコンタクトホール
は、自らの大きさと周辺配線との間隔が減少することに
よりコンタクトホールの縦横比であるアスペクト比（as
pect ratio、溝の深さ／溝の幅）が増加する。
子の内部で上下の導電配線を連結するため層間絶縁膜の
一定部分をエッチングして形成するコンタクトホール
は、自らの大きさと周辺配線との間隔が減少することに
よりコンタクトホールの縦横比であるアスペクト比（as
pect ratio、溝の深さ／溝の幅）が増加する。
【０００３】一般に、半導体素子の金属配線では他の材
料に比べ蒸着工程が簡単であり、低抵抗の特性を有する
アルミニウム（Ａｌ）系の金属が主に用いられる。Ａ１
系の金属層を介して半導体基板又は導電配線にコンタク
トする場合、前記金属層と半導体基板の界面で下部層の
原子が金属層に拡散されたり金属原子が基板に拡散して
スパイク現象が発生する。
料に比べ蒸着工程が簡単であり、低抵抗の特性を有する
アルミニウム（Ａｌ）系の金属が主に用いられる。Ａ１
系の金属層を介して半導体基板又は導電配線にコンタク
トする場合、前記金属層と半導体基板の界面で下部層の
原子が金属層に拡散されたり金属原子が基板に拡散して
スパイク現象が発生する。
【０００４】このような現象等を防ぎしかも更にコンタ
クト抵抗を減少させるため、コンタクトホールの低部面
にＴｉ／ＴｉＮ積層構造の障壁金属（barrier metal）
層を薄く蒸着した後、コンタクトホールを十分に満たす
ことができるＡ１系の金属層を蒸着し、パターニング工
程で半導体基板、又は下部導電層にコンタクトされる金
属配線を形成する。
クト抵抗を減少させるため、コンタクトホールの低部面
にＴｉ／ＴｉＮ積層構造の障壁金属（barrier metal）
層を薄く蒸着した後、コンタクトホールを十分に満たす
ことができるＡ１系の金属層を蒸着し、パターニング工
程で半導体基板、又は下部導電層にコンタクトされる金
属配線を形成する。
【０００５】
【発明が解決しようとする課題】前記Ａ１系の金属層
は、物理的気相成長法（physical vapor deposition、
以下ＰＶＤという）方法の１つであるスパッタリング方
法で蒸着しなければならないため段差被覆性が不良とな
り、その結果コンタクトホールでボイドが発生し半導体
素子の信頼性が低下する問題が発生する。
は、物理的気相成長法（physical vapor deposition、
以下ＰＶＤという）方法の１つであるスパッタリング方
法で蒸着しなければならないため段差被覆性が不良とな
り、その結果コンタクトホールでボイドが発生し半導体
素子の信頼性が低下する問題が発生する。
【０００６】これについて具体的に説明する。図７は、
従来の金属配線製造方法により製造した半導体素子の金
属配線を示した断面図である。半導体基板１１上に層間
絶縁膜１２を形成し、前記半導体基板１１でメタルコン
タクトに予定されている部分上側の層間絶縁膜１２を除
去しコンタクトホール１３を形成する。その次に、ＰＶ
Ｄ法のスパッタリング法で前記コンタクトホール１３を
介し、前記半導体基板１１とコンタクトするＴｉ層１４
ＡとＴｉＮ層１４Ｂを、順次積層してＴｉ層１４ＡとＴ
ｉＮ層１４Ｂの積層構造でなる障壁金属層１４を形成す
る。次に、前記障壁金属層１４上にメイン金属層として
Ａ１系の金属層１５、例えばＡ１−Ｃｕ−Ｓｉ合金をＰ
ＶＤ法で蒸着し、さらにＡｌ系の金属層１５上にＴｉＮ
でなる反射防止膜１６を形成する。
従来の金属配線製造方法により製造した半導体素子の金
属配線を示した断面図である。半導体基板１１上に層間
絶縁膜１２を形成し、前記半導体基板１１でメタルコン
タクトに予定されている部分上側の層間絶縁膜１２を除
去しコンタクトホール１３を形成する。その次に、ＰＶ
Ｄ法のスパッタリング法で前記コンタクトホール１３を
介し、前記半導体基板１１とコンタクトするＴｉ層１４
ＡとＴｉＮ層１４Ｂを、順次積層してＴｉ層１４ＡとＴ
ｉＮ層１４Ｂの積層構造でなる障壁金属層１４を形成す
る。次に、前記障壁金属層１４上にメイン金属層として
Ａ１系の金属層１５、例えばＡ１−Ｃｕ−Ｓｉ合金をＰ
ＶＤ法で蒸着し、さらにＡｌ系の金属層１５上にＴｉＮ
でなる反射防止膜１６を形成する。
【０００７】ここで、Ｔｉ層１４Ａは半導体基板１１と
導電配線間のコンタクト抵抗を減少させ、ＴｉＮ層１４
Ｂは導電配線のコンタクト領域でＡ１系の金属層のスパ
イク現象を防止する役目を果たす。
導電配線間のコンタクト抵抗を減少させ、ＴｉＮ層１４
Ｂは導電配線のコンタクト領域でＡ１系の金属層のスパ
イク現象を防止する役目を果たす。
【０００８】しかし、前記金属層１５を蒸着する際、ア
スペクト比が大きいコンタクトホール１３の場合は、前
記金属層１５の段差被覆性が低下しコンタクトホール１
３の内部にボイド１７が発生し金属配線の信頼性が低下
する。
スペクト比が大きいコンタクトホール１３の場合は、前
記金属層１５の段差被覆性が低下しコンタクトホール１
３の内部にボイド１７が発生し金属配線の信頼性が低下
する。
【０００９】本発明の目的は、前記のようにＰＶＤ法に
よって金属層を蒸着しコンタクトホールを満たす代り
に、段差被覆性が良好なＣＶＤ法を用いて低抵抗を有す
るＴｉＮ層でコンタクトホールを満たした後、Ａ１系の
金属層を蒸着し下部の半導体基板にコンタクトされる金
属配線製造方法を提供することにある。
よって金属層を蒸着しコンタクトホールを満たす代り
に、段差被覆性が良好なＣＶＤ法を用いて低抵抗を有す
るＴｉＮ層でコンタクトホールを満たした後、Ａ１系の
金属層を蒸着し下部の半導体基板にコンタクトされる金
属配線製造方法を提供することにある。
【００１０】
【課題を解決するための手段】以上の課題を解決すべ
く、請求項１に記載の発明は、下部導電性層上に層間絶
縁膜を形成する工程と、前記層間絶縁膜の一定部分をエ
ッチングしコンタクトホールを形成する工程と、 表面
全体に薄い窒化チタン層を化学的気相成長法によって形
成する工程と、前記窒化チタン層の抵抗を減少させるた
め前記窒化チタン層をプラズマ処理する工程と、前記窒
化チタン層を化学的気相成長法によって形成する工程と
前記窒化チタン層をプラズマ処理する工程が繰り返し行
われ、プラズマ処理された窒化チタン層によってコンタ
クトホールを十分に満たす工程と、前記プラズマ処理さ
れた窒化チタン層をエッチングし、コンタクトホールに
のみ前記プラズマ処理された窒化チタン層が満たされた
コンタクトプラグを形成する工程と、表面全体に金属層
を形成する工程とを含み、前記窒化チタン層は、液体ソ
ースとしてテトラキスジメチルアミノチタニウム(Tetra
kis Dimethy1 Amino Titanium)又はテトラキスジエチル
アミノチタニウム（Tetrakis Diethy1 Amino Titaniu
m）を用いて形成することを特徴とする半導体素子の金
属配線製造方法である。
く、請求項１に記載の発明は、下部導電性層上に層間絶
縁膜を形成する工程と、前記層間絶縁膜の一定部分をエ
ッチングしコンタクトホールを形成する工程と、 表面
全体に薄い窒化チタン層を化学的気相成長法によって形
成する工程と、前記窒化チタン層の抵抗を減少させるた
め前記窒化チタン層をプラズマ処理する工程と、前記窒
化チタン層を化学的気相成長法によって形成する工程と
前記窒化チタン層をプラズマ処理する工程が繰り返し行
われ、プラズマ処理された窒化チタン層によってコンタ
クトホールを十分に満たす工程と、前記プラズマ処理さ
れた窒化チタン層をエッチングし、コンタクトホールに
のみ前記プラズマ処理された窒化チタン層が満たされた
コンタクトプラグを形成する工程と、表面全体に金属層
を形成する工程とを含み、前記窒化チタン層は、液体ソ
ースとしてテトラキスジメチルアミノチタニウム(Tetra
kis Dimethy1 Amino Titanium)又はテトラキスジエチル
アミノチタニウム（Tetrakis Diethy1 Amino Titaniu
m）を用いて形成することを特徴とする半導体素子の金
属配線製造方法である。
【００１１】請求項２に記載の発明は、請求項１記載の
半導体素子の金属配線製造方法において、前記層間絶縁
膜の一定部分をエッチングしコンタクトホールを形成す
る工程の後に表面全体にチタン層を形成する工程を行
い、該チタン層を形成する工程の後に前記の薄い窒化チ
タン層を化学的気相成長法によって形成する工程を行う
ことを特徴とする。
半導体素子の金属配線製造方法において、前記層間絶縁
膜の一定部分をエッチングしコンタクトホールを形成す
る工程の後に表面全体にチタン層を形成する工程を行
い、該チタン層を形成する工程の後に前記の薄い窒化チ
タン層を化学的気相成長法によって形成する工程を行う
ことを特徴とする。
【００１２】請求項３に記載の発明は、請求項１又は２
に記載の半導体素子の金属配線製造方法において、１回
の化学的気相成長法によって形成される薄い窒化チタン
層の厚さは、１００〜１０００オングストローム（Å）
であることを特徴とする。
に記載の半導体素子の金属配線製造方法において、１回
の化学的気相成長法によって形成される薄い窒化チタン
層の厚さは、１００〜１０００オングストローム（Å）
であることを特徴とする。
【００１３】
【００１４】請求項４に記載の発明は、請求項１〜３の
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層は前記テトラキスジメチルアミノ
チタニウム又は前記テトラキスジエチルアミノチタニウ
ムにＮＨ3及びＮＦ3との混合ガスを混合したものをソー
スとして形成することを特徴とする。
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層は前記テトラキスジメチルアミノ
チタニウム又は前記テトラキスジエチルアミノチタニウ
ムにＮＨ3及びＮＦ3との混合ガスを混合したものをソー
スとして形成することを特徴とする。
【００１５】請求項５に記載の発明は、請求項１〜４の
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層は前記ソースを熱分解させ、ヘリ
ウムまたは窒素をキャリアガスとして用い、圧力０.１
〜５０torr、形成温度３００〜６００℃、形成時間５０
〜１０００秒の条件で形成することを特徴とする。
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層は前記ソースを熱分解させ、ヘリ
ウムまたは窒素をキャリアガスとして用い、圧力０.１
〜５０torr、形成温度３００〜６００℃、形成時間５０
〜１０００秒の条件で形成することを特徴とする。
【００１６】請求項６に記載の発明は、請求項１〜５の
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層をプラズマ処理する工程は、窒素
ガス又は水素ガス、又はそれらの混合ガス雰囲気のプラ
ズマを用いることを特徴とする。
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層をプラズマ処理する工程は、窒素
ガス又は水素ガス、又はそれらの混合ガス雰囲気のプラ
ズマを用いることを特徴とする。
【００１７】請求項７に記載の発明は、請求項１〜６の
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層をプラズマ処理する工程によって
窒化チタン層の一部、又は全部が低抵抗化されることを
特徴とする。
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記窒化チタン層をプラズマ処理する工程によって
窒化チタン層の一部、又は全部が低抵抗化されることを
特徴とする。
【００１８】請求項８に記載の発明は、請求項１〜７の
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記プラズマ処理の条件は流量５０〜７００sccm
（Standard Cubic Centimeter）、圧力０.１〜２０tor
r、温度５０〜６００℃であることを特徴とする。
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記プラズマ処理の条件は流量５０〜７００sccm
（Standard Cubic Centimeter）、圧力０.１〜２０tor
r、温度５０〜６００℃であることを特徴とする。
【００１９】請求項９に記載の発明は、請求項１〜８の
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記金属層は、アルミニウム系の金属層であること
を特徴とする。
いずれかに記載の半導体素子の金属配線製造方法におい
て、前記金属層は、アルミニウム系の金属層であること
を特徴とする。
【００２０】請求項１０の記載の発明は、請求項２〜９
のいずれかに記載の半導体素子の金属配線製造方法にお
いて、前記チタン層を、物理的気相成長法によって５０
〜３００オングストローム（Å）の厚さに形成すること
を特徴とする。
のいずれかに記載の半導体素子の金属配線製造方法にお
いて、前記チタン層を、物理的気相成長法によって５０
〜３００オングストローム（Å）の厚さに形成すること
を特徴とする。
【００２１】本発明の半導体素子の金属配線製造方法に
よれば、ＣＶＤ法で形成されたＴｉＮ層は抵抗が数千か
ら数万μΩcmの高い抵抗を有するが、本発明によりＴｉ
Ｎ層をＣＶＤ法で厚さ１００〜１０００オングストロー
ム（Å）で蒸着し、水素／窒素ガス雰囲気でプラズマ処
理すれば数百μΩcm以下の抵抗を得ることができる。さ
らに、本発明はＴｉＮ層をＣＶＤ法で形成すればコンタ
クトホールを容易に満たすことができ、ボイドが発生し
ないため信頼性の高い金属配線を得ることができる。
よれば、ＣＶＤ法で形成されたＴｉＮ層は抵抗が数千か
ら数万μΩcmの高い抵抗を有するが、本発明によりＴｉ
Ｎ層をＣＶＤ法で厚さ１００〜１０００オングストロー
ム（Å）で蒸着し、水素／窒素ガス雰囲気でプラズマ処
理すれば数百μΩcm以下の抵抗を得ることができる。さ
らに、本発明はＴｉＮ層をＣＶＤ法で形成すればコンタ
クトホールを容易に満たすことができ、ボイドが発生し
ないため信頼性の高い金属配線を得ることができる。
【００２２】
【発明の実施の形態】以下、本発明の半導体素子の金属
配線製造方法を図面１〜６を参照して詳細に説明する。
図１〜図６は、本発明の半導体素子の金属配線製造方法
の工程を示した図である。
配線製造方法を図面１〜６を参照して詳細に説明する。
図１〜図６は、本発明の半導体素子の金属配線製造方法
の工程を示した図である。
【００２３】先ず、半導体基板１、又は導電配線に層間
絶縁膜２を形成し、上部金属配線とのコンタクトに予定
されている部分の層間絶縁膜２を除去しコンタクトホー
ル３を形成する。その次に、前記構造の全表面にコンタ
クト抵抗減少のための層として比較的薄い、例えば５０
〜３００オングストローム（Å）程度の厚さのＴｉ層４
をＰＶＤ法で形成する（図１参照）。
絶縁膜２を形成し、上部金属配線とのコンタクトに予定
されている部分の層間絶縁膜２を除去しコンタクトホー
ル３を形成する。その次に、前記構造の全表面にコンタ
クト抵抗減少のための層として比較的薄い、例えば５０
〜３００オングストローム（Å）程度の厚さのＴｉ層４
をＰＶＤ法で形成する（図１参照）。
【００２４】その後、図２に示すように、Ｔｉ層４上に
ＣＶＤ法で第１ＴｉＮ層９Ａを、例えば１００〜１００
０オングストローム（Å）程度の厚さに形成する。第１
ＴｉＮ層９Ａは、テトラキスジメチルアミノチタニウム
（Tetrakis Dimethy1 Amino Titanium、Ｔｉ(Ｎ(ＣＨ3)
2)4、以下ＴＤＭＡＴという）や、テトラキスジエチル
アミノチタニウム（Tetrakis Diethy1 Amino Titaniu
m、Ｔｉ(Ｎ(Ｃ2Ｈ5)2)4、以下ＴＤＥＡＴという）とい
った液体ソースそれぞれに、ＮＨ3／ＮＦ3混合ガスを混
合したものをソースにして高温熱分解させ、ＨｅやＮ2
をキャリアーガスにしてＣＶＤ法で形成し、このときの
蒸着条件はＴＤＭＡＴやＴＤＥＡＴを含むキャリアーガ
スの圧力を０.１〜５０torr、成長温度を３００〜６０
０℃、蒸着時間を５０〜１０００秒程度にする。その次
に、Ｎ2又はＨ2若しくはそれらの混合ガス雰囲気のプラ
ズマで第１ＴｉＮ層９Ａの表面を処理する。それによ
り、第１ＴｉＮ層９Ａの約５０〜６００オングストロー
ム（Å）厚さがプラズマ処理されこの処理によって抵抗
が低くなる。プラズマ処理時の条件はＮ2又はＨ2若しく
はその混合ガス流量を５０〜７００sccmにし、圧力は
０.１〜２０torr、処理温度は５０〜６００℃、プラズ
マのＲＦパワーは５０〜１０００Ｗである。
ＣＶＤ法で第１ＴｉＮ層９Ａを、例えば１００〜１００
０オングストローム（Å）程度の厚さに形成する。第１
ＴｉＮ層９Ａは、テトラキスジメチルアミノチタニウム
（Tetrakis Dimethy1 Amino Titanium、Ｔｉ(Ｎ(ＣＨ3)
2)4、以下ＴＤＭＡＴという）や、テトラキスジエチル
アミノチタニウム（Tetrakis Diethy1 Amino Titaniu
m、Ｔｉ(Ｎ(Ｃ2Ｈ5)2)4、以下ＴＤＥＡＴという）とい
った液体ソースそれぞれに、ＮＨ3／ＮＦ3混合ガスを混
合したものをソースにして高温熱分解させ、ＨｅやＮ2
をキャリアーガスにしてＣＶＤ法で形成し、このときの
蒸着条件はＴＤＭＡＴやＴＤＥＡＴを含むキャリアーガ
スの圧力を０.１〜５０torr、成長温度を３００〜６０
０℃、蒸着時間を５０〜１０００秒程度にする。その次
に、Ｎ2又はＨ2若しくはそれらの混合ガス雰囲気のプラ
ズマで第１ＴｉＮ層９Ａの表面を処理する。それによ
り、第１ＴｉＮ層９Ａの約５０〜６００オングストロー
ム（Å）厚さがプラズマ処理されこの処理によって抵抗
が低くなる。プラズマ処理時の条件はＮ2又はＨ2若しく
はその混合ガス流量を５０〜７００sccmにし、圧力は
０.１〜２０torr、処理温度は５０〜６００℃、プラズ
マのＲＦパワーは５０〜１０００Ｗである。
【００２５】その後、第１ＴｉＮ層９Ａと同様な方法で
第２ＴｉＮ層９Ｂを形成し、その一部又は全部をプラズ
マ処理する（図３参照）。
第２ＴｉＮ層９Ｂを形成し、その一部又は全部をプラズ
マ処理する（図３参照）。
【００２６】そして、第２ＴｉＮ層９Ｂ上に前記第１Ｔ
ｉＮ層９Ａと同様な方法で第３ＴｉＮ層９Ｃを形成し、
プラズマ処理して低抵抗化させる（図４参照）。
ｉＮ層９Ａと同様な方法で第３ＴｉＮ層９Ｃを形成し、
プラズマ処理して低抵抗化させる（図４参照）。
【００２７】その次に、前記第１〜第３ＴｉＮ層９Ａ、
９Ｂ、９Ｃを上から順次Ｔｉ層４の上部面が露出される
まで全面異方性エッチングを実施し前記コンタクトホー
ル３が第１〜第３ＴｉＮ層９Ａ、９Ｂ、９Ｃで満たされ
ているコンタクトプラグ１０を形成する（図５参照）。
９Ｂ、９Ｃを上から順次Ｔｉ層４の上部面が露出される
まで全面異方性エッチングを実施し前記コンタクトホー
ル３が第１〜第３ＴｉＮ層９Ａ、９Ｂ、９Ｃで満たされ
ているコンタクトプラグ１０を形成する（図５参照）。
【００２８】その後、前記構造の全表面にＡ１系の金属
層５をＰＶＤ法で形成した後（図６）、Ａ１系の金属層
５とＴｉ層４を共にパターニングし、コンタクトプラグ
１０と接触するＴｉ層４及びＡ１系の金属層５のパター
ンから成る導電配線を形成する。
層５をＰＶＤ法で形成した後（図６）、Ａ１系の金属層
５とＴｉ層４を共にパターニングし、コンタクトプラグ
１０と接触するＴｉ層４及びＡ１系の金属層５のパター
ンから成る導電配線を形成する。
【００２９】上記の本発明の実施の形態では、ＴｉＮ層
の形成及びプラズマ処理工程を３回繰り返したが、一回
で形成されるＴｉＮ層の厚さを薄くし一連の工程を多数
回実施すれば、低抵抗のＴｉＮ層の割合が増加し金属配
線の抵抗が減少する。
の形成及びプラズマ処理工程を３回繰り返したが、一回
で形成されるＴｉＮ層の厚さを薄くし一連の工程を多数
回実施すれば、低抵抗のＴｉＮ層の割合が増加し金属配
線の抵抗が減少する。
【００３０】本発明の金属配線製造方法の第２の実施の
形態は、Ｔｉ層４を形成せず層間絶縁膜２上に直接第１
ＴｉＮ層９Ａを蒸着し、前述の工程を行うことである。
形態は、Ｔｉ層４を形成せず層間絶縁膜２上に直接第１
ＴｉＮ層９Ａを蒸着し、前述の工程を行うことである。
【００３１】前記のように、コンタクトホール上部にＴ
ｉＮ層を多数回に亘って形成しプラズマ処理を行う場
合、ＴｉＮ層の抵抗が約数千〜数万μΩcmから数百μΩ
cm以下に減少する。これはＴｉＮ層ソースの高温熱分解
気相成長の際、ソースの不完全な熱分解によりＴｉＮ薄
膜内に多量の炭素及び酸素が含まれていて抵抗が高まる
が、プラズマ処理をすればＴｉＮ薄膜内に不完全に結合
されている炭素や酸素原子等が水素イオンと結合されＣ
Ｈ3、ＣＨ4、Ｈ2Ｏ等が生成し、それらは外部に発散
し、空間が窒素イオン等によって満たされてＴｉＮ結合
がより多く作られ抵抗が減少するためである。
ｉＮ層を多数回に亘って形成しプラズマ処理を行う場
合、ＴｉＮ層の抵抗が約数千〜数万μΩcmから数百μΩ
cm以下に減少する。これはＴｉＮ層ソースの高温熱分解
気相成長の際、ソースの不完全な熱分解によりＴｉＮ薄
膜内に多量の炭素及び酸素が含まれていて抵抗が高まる
が、プラズマ処理をすればＴｉＮ薄膜内に不完全に結合
されている炭素や酸素原子等が水素イオンと結合されＣ
Ｈ3、ＣＨ4、Ｈ2Ｏ等が生成し、それらは外部に発散
し、空間が窒素イオン等によって満たされてＴｉＮ結合
がより多く作られ抵抗が減少するためである。
【００３２】前記では金属配線コンタクトのメタルコン
タクトを例に挙げたが、金属配線間コンタクトのビアコ
ンタクトでも本発明の製造方法を適用することができる
ことは勿論である。
タクトを例に挙げたが、金属配線間コンタクトのビアコ
ンタクトでも本発明の製造方法を適用することができる
ことは勿論である。
【００３３】
【発明の効果】以上で説明したように、本発明はコンタ
クトホールを介し下部導電層とコンタクトするＴｉＮ層
をＣＶＤ法で形成し、このＴｉＮ層をＮ2やＨ2、又はそ
の混合ガス雰囲気のプラズマで表面を処理する一連の工
程を繰り返し行いコンタクトホールを完全に満たすこと
により、コンタクトホールでボイドの発生を防止するこ
とができると共に、コンタクト抵抗を最小化させて金属
配線工程の収率を向上させ半導体素子の信頼性を向上さ
せることができる。
クトホールを介し下部導電層とコンタクトするＴｉＮ層
をＣＶＤ法で形成し、このＴｉＮ層をＮ2やＨ2、又はそ
の混合ガス雰囲気のプラズマで表面を処理する一連の工
程を繰り返し行いコンタクトホールを完全に満たすこと
により、コンタクトホールでボイドの発生を防止するこ
とができると共に、コンタクト抵抗を最小化させて金属
配線工程の収率を向上させ半導体素子の信頼性を向上さ
せることができる。
【図１】本発明の半導体素子の金属配線製造方法の工程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図２】本発明の半導体素子の金属配線製造方法の工程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図３】本発明の半導体素子の金属配線製造方法の工程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図４】本発明の半導体素子の金属配線製造方法の工程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図５】本発明の半導体素子の金属配線製造方法の工程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図６】本発明の半導体素子の金属配線製造方法の工程
を段階的に示す断面図である。
を段階的に示す断面図である。
【図７】従来技術による金属配線製造方法により製造し
た半導体素子の断面図である。
た半導体素子の断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ コンタクトホール ４ Ｔｉ層 ５ Ａ１系の金属層 ９Ａ、９Ｂ、９Ｃ ＴｉＮ層 １０ コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−221048（ＪＰ，Ａ) 特開 平７−221181（ＪＰ，Ａ) 特開 平８−246152（ＪＰ，Ａ) 特開 平８−337875（ＪＰ，Ａ) 特開 平２−259073（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 29/40 - 29/51 C23C 16/34 C23C 16/56
Claims (10)
- 【請求項１】 下部導電性層上に層間絶縁膜を形成する
工程と、 前記層間絶縁膜の一定部分をエッチングしコンタクトホ
ールを形成する工程と、 表面全体に薄い窒化チタン層
を化学的気相成長法によって形成する工程と、 前記窒化チタン層の抵抗を減少させるため前記窒化チタ
ン層をプラズマ処理する工程と、 前記窒化チタン層を化学的気相成長法によって形成する
工程と前記窒化チタン層をプラズマ処理する工程が繰り
返し行われ、プラズマ処理された窒化チタン層によって
コンタクトホールを十分に満たす工程と、 前記プラズマ処理された窒化チタン層をエッチングし、
コンタクトホールにのみ前記プラズマ処理された窒化チ
タン層が満たされたコンタクトプラグを形成する工程
と、 表面全体に金属層を形成する工程とを含み、前記窒化チタン層は、液体ソースとしてテトラキスジメ
チルアミノチタニウム(Tetrakis Dimethy1 Amino Titan
ium)又はテトラキスジエチルアミノチタニウム（Tetrak
is Diethy1 Amino Titanium）を用いて形成する ことを
特徴とする半導体素子の金属配線製造方法。 - 【請求項２】前記層間絶縁膜の一定部分をエッチングし
コンタクトホールを形成する工程の後に表面全体にチタ
ン層を形成する工程を行い、該チタン層を形成する工程
の後に前記の薄い窒化チタン層を化学的気相成長法によ
って形成する工程を行うことを特徴とする請求項１記載
の半導体素子の金属配線製造方法。 - 【請求項３】１回の化学的気相成長法によって形成され
る薄い窒化チタン層の厚さは、１００〜１０００オング
ストロームであることを特徴とする請求項１又は２に記
載の半導体素子の金属配線製造方法。 - 【請求項４】前記窒化チタン層は前記テトラキスジメチ
ルアミノチタニウム又は前記テトラキスジエチルアミノ
チタニウムにＮＨ 3 及びＮＦ 3 との混合ガスを混合したも
のをソースとして形成することを特徴とする請求項１〜
３のいずれかに記載の半導体素子の金属配線製造方法。 - 【請求項５】前記窒化チタン層は前記ソースを熱分解さ
せ、ヘリウムまたは窒素をキャリアガスとして用い、圧
力０.１〜５０torr、形成温度３００〜６００℃、形成
時間５０〜１０００秒の条件で形成することを特徴とす
る請求項１〜４のいずれかに記載の半導体素子の金属配
線製造方法。 - 【請求項６】前記窒化チタン層をプラズマ処理する工程
は、窒素ガス又は水素ガス、又はそれらの混合ガス雰囲
気のプラズマを用いることを特徴とする請求項１〜５の
いずれかに記載の半導体素子の金属配線製造方法。 - 【請求項７】前記窒化チタン層をプラズマ処理する工程
によって窒化チタン層の一部、又は全部が低抵抗化され
ることを特徴とする請求項１〜６のいずれかに記載の半
導体素子の金属配線製造方法。 - 【請求項８】前記プラズマ処理の条件は流量５０〜７０
０sccm、圧力０.１〜２０torr、温度５０〜６００℃で
あることを特徴とする請求項１〜７のいずれかに記載の
半導体素子の金属配線製造方法。 - 【請求項９】前記金属層は、アルミニウム系の金属層で
あることを特徴とする請求項１〜８のいずれかに記載の
半導体素子の金属配線製造方法。 - 【請求項１０】前記チタン層を、物理的気相成長法によ
って５０〜３００オングストロームの厚さに形成するこ
とを特徴とする請求項２〜９のいずれかに記載の半導体
素子の金属配線製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P-39165 | 1995-11-01 | ||
| KR1019950039165A KR100218728B1 (ko) | 1995-11-01 | 1995-11-01 | 반도체 소자의 금속 배선 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172083A JPH09172083A (ja) | 1997-06-30 |
| JP2760490B2 true JP2760490B2 (ja) | 1998-05-28 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8292015A Expired - Fee Related JP2760490B2 (ja) | 1995-11-01 | 1996-11-01 | 半導体素子の金属配線製造方法 |
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| CN (1) | CN1075244C (ja) |
| DE (1) | DE19645033C2 (ja) |
| GB (1) | GB2306777B (ja) |
| TW (1) | TW382764B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7462898B2 (en) | 2005-06-07 | 2008-12-09 | Fujitsu Limited | Semiconductor device having capacitor with upper electrode of conductive oxide and its manufacture method |
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| GB2322963B (en) * | 1996-09-07 | 1999-02-24 | United Microelectronics Corp | Method of fabricating a conductive plug |
| KR100226742B1 (ko) * | 1996-12-24 | 1999-10-15 | 구본준 | 반도체 소자의 금속배선 형성 방법 |
| NL1005653C2 (nl) * | 1997-03-26 | 1998-09-29 | United Microelectronics Corp | Werkwijze voor het fabriceren van een geleidende contactpen. |
| US5969425A (en) * | 1997-09-05 | 1999-10-19 | Advanced Micro Devices, Inc. | Borderless vias with CVD barrier layer |
| US6037252A (en) * | 1997-11-05 | 2000-03-14 | Tokyo Electron Limited | Method of titanium nitride contact plug formation |
| US6432479B2 (en) | 1997-12-02 | 2002-08-13 | Applied Materials, Inc. | Method for in-situ, post deposition surface passivation of a chemical vapor deposited film |
| KR100458295B1 (ko) * | 1997-12-30 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의콘택플러그형성방법 |
| KR100558034B1 (ko) * | 1999-06-30 | 2006-03-07 | 주식회사 하이닉스반도체 | 텅스텐 비트라인 형성시 플러그의 손상을 방지할 수 있는 반도체 소자 제조 방법 |
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| DE10208714B4 (de) * | 2002-02-28 | 2006-08-31 | Infineon Technologies Ag | Herstellungsverfahren für einen Kontakt für eine integrierte Schaltung |
| KR100885186B1 (ko) * | 2007-05-03 | 2009-02-23 | 삼성전자주식회사 | 확산 베리어 필름을 포함하는 반도체 소자의 형성 방법 |
| CN101459121B (zh) * | 2007-12-13 | 2010-06-09 | 中芯国际集成电路制造(上海)有限公司 | 通孔及通孔形成方法 |
| JP5872904B2 (ja) * | 2012-01-05 | 2016-03-01 | 東京エレクトロン株式会社 | ＴｉＮ膜の成膜方法および記憶媒体 |
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| JPS62265718A (ja) * | 1986-05-13 | 1987-11-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04216621A (ja) * | 1990-12-18 | 1992-08-06 | Seiko Instr Inc | 薄膜の堆積方法 |
| US5175126A (en) * | 1990-12-27 | 1992-12-29 | Intel Corporation | Process of making titanium nitride barrier layer |
| US5089438A (en) * | 1991-04-26 | 1992-02-18 | At&T Bell Laboratories | Method of making an article comprising a TiNx layer |
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| AU3726593A (en) * | 1992-02-26 | 1993-09-13 | Materials Research Corporation | Ammonia plasma treatment of silicide contact surfaces in semiconductor devices |
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- 1995-11-01 KR KR1019950039165A patent/KR100218728B1/ko not_active IP Right Cessation
-
1996
- 1996-10-30 TW TW085113237A patent/TW382764B/zh not_active IP Right Cessation
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| CN1075244C (zh) | 2001-11-21 |
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