KR100607756B1 - 반도체 소자의 텅스텐 콘택 전극 제조 방법 - Google Patents

반도체 소자의 텅스텐 콘택 전극 제조 방법 Download PDF

Info

Publication number
KR100607756B1
KR100607756B1 KR1020040065465A KR20040065465A KR100607756B1 KR 100607756 B1 KR100607756 B1 KR 100607756B1 KR 1020040065465 A KR1020040065465 A KR 1020040065465A KR 20040065465 A KR20040065465 A KR 20040065465A KR 100607756 B1 KR100607756 B1 KR 100607756B1
Authority
KR
South Korea
Prior art keywords
tungsten
titanium nitride
barrier metal
contact hole
film
Prior art date
Application number
KR1020040065465A
Other languages
English (en)
Other versions
KR20060016978A (ko
Inventor
석가문
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040065465A priority Critical patent/KR100607756B1/ko
Publication of KR20060016978A publication Critical patent/KR20060016978A/ko
Application granted granted Critical
Publication of KR100607756B1 publication Critical patent/KR100607756B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은 반도체 소자의 텅스텐 콘택 전극 제조 방법에 관한 것으로, 특히 텅스텐 증착에 의해 콘택홀을 갭필하여 텅스텐 콘택 전극을 제조하는 방법은 장벽 금속막을 질소 가스에 의해 소킹하여 장벽 금속막의 티타늄 질화막 표면을 활성화시키는 단계와, 활성화된 티타늄 질화막을 사일렌 가스에 의해 소킹하여 티타늄 질화막 표면에 실리콘 모노층을 형성하는 단계와, 장벽 금속막의 티타늄 질화막 상부에 텅스텐 핵을 생성하는 단계와, 텅스텐 핵이 형성된 반도체 기판에 텅스텐을 증착하여 콘택홀을 갭필하는 단계를 포함한다. 그러므로 본 발명은 콘택홀에 텅스텐을 화학기상증착법으로 증착할 때 사일렌 가스에 의한 소킹 공정 이전에 질소 가스에 의한 소킹 공정을 추가함으로써 티타늄질화막의 표면을 활성화시켜 텅스텐 헥사플로라이트의 플루오린이 티타늄으로 침투되는 것을 막으면서 콘택홀로의 텅스텐 갭필 능력을 향상시킬 수 있다.
텅스텐 콘택 전극, 질소 가스, 흡수

Description

반도체 소자의 텅스텐 콘택 전극 제조 방법{METHOD FOR MANUFACTURING A TUNGSTEN CONTACT ELECTRODE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 텅스텐 콘택 전극 제조 방법을 순차적으로 나타낸 공정 순서도,
도 2는 종래 기술에 의한 콘택 전극의 텅스텐 증착 과정을 나타낸 흐름도,
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 텅스텐 콘택 전극 제조 방법을 순차적으로 나타낸 공정 순서도,
도 4는 본 발명에 따른 콘택 전극의 텅스텐 증착 과정을 나타낸 흐름도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 텅스텐 콘택(contact) 전극을 형성할 때 콘택 전극내 빈 공간(void) 생성을 미연에 방지할 수 있는 반도체 소자의 텅스텐 콘택 전극 제조 방법에 관한 것이다.
현재 반도체 소자가 고집적화에 따라 디자인 룰이 감소되고 이에 따라 반도체 소자의 배선 사이 또는 기판과 배선을 수직으로 연결하는 콘택 전극의 면적이 축소되는 추세이다. 따라서 반도체 소자의 고집적화에 따른 미세한 콘택 전극은 반도체 소자의 제조 공정에 있어서 매우 중요하다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 텅스텐 콘택 전극 제조 방법을 순차적으로 나타낸 공정 순서도로서, 이들 도면들을 참조하여 종래 반도체 배선 사이를 수직으로 연결하기 위한 텅스텐 콘택 전극의 제조 과정에 대해 설명한다.
우선 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판에 반도체 소자, 예를 들어 MOSFET 제조 공정을 실시한다. 그리고 그 위에 층간 절연막(10)을 형성하고 층간 절연막(10) 상부에 하부 MOSFET와 수직으로 연결되기 위한 하부 금속 배선(12)을 형성한다. 이때 층간 절연막(10)은 BPSG(Boro Pospho Silicate Glass), PSG(Pospho Silicate Glass), BSG(Boro Silicate Glass), HDP(High Density Plasma) 산화막 등의 절연 물질로 형성하고, 하부 금속 배선(12)은 알루미늄 등의 금속 물질, 이의 합금 물질 등으로 형성한다. 그리고 층간 절연막(10) 상부에 다시 층간 절연막(14), 예를 들어 HDP 산화막으로 증착하고, 그 표면을 화학기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 평탄화한다.
도 1b에 도시된 바와 같이, 층간 절연막(14) 상부에 포토레지스트를 도포하고 콘택홀 영역을 정의하는 마스크로 포토레지스트를 노광한 후에 이를 현상함으로써 포토레지스트 패턴(16)을 형성한다. 계속해서 포토레지스트 패턴(16)에 의해 드러난 층간 절연막(14)을 건식 식각 공정으로 식각하여 하부 금속 배선(12)이 노출되는 콘택홀(18)을 형성한 후에 에슁(ashing) 공정으로 포토레지스트 패턴(16)을 제거한다.
도 1c에 도시된 바와 같이, 콘택홀이 형성된 층간 절연막(14) 상부에 장벽 금속막(barrier metal)(20)으로서 티타늄(Ti) 및 티타늄질화막(TiN)을 순차적으로 적층하여 형성한다. 이때 장벽 금속막(20)은 물리기상증착(PVD : Physical Vapor Deposition) 공정 또는 화학기상증착(CVD : Chemical Vapor Deposition) 공정으로 진행될 수 있으나 대개 PVD인 스퍼터링(sputtering) 방식으로 증착된다. 예를 들어, 티타늄(Ti)의 두께를 200Å∼500Å, 티타늄질화막(TiN)의 두께를 100Å∼500Å으로 한다.
계속해서 도 1d에 도시된 바와 같이, 장벽 금속막(20)이 형성된 콘택홀에 도전체 물질로서 텅스텐(W)(22)을 화학기상증착(CVD) 공정으로 약 3000Å∼7000Å 두께로 증착하여 콘택홀을 완전히 갭필(gap-fill)한다. 이에 대한 텅스텐 갭필 공정은 도 2를 참조하여 추후에 보다 상세하게 설명한다.
그리고나서 도 1e에 도시된 바와 같이, 화학기계적연마(CMP) 공정으로 텅스텐(W) 및 장벽 금속막(20)을 층간 절연막(14) 표면이 드러날 때까지 평탄화하여 장벽 금속막(20)에 의해 하부 금속 배선(12)과 수직으로 연결되며 표면이 평탄화된 텅스텐 콘택 전극(22')을 형성한다.
그런데 종래 기술에 의한 콘택홀의 텅스텐(22) 증착 공정은 대개 화학기상증착(CVD) 공정으로 진행하는데, 대개 도 2와 같이 텅스텐 증착 전 공정과 텅스텐 증착 공정으로 구분된다.
예를 들어, 화학기상증착(CVD) 챔버내 압력을 설정된 압력인 90Torr 이상으로 올려주고 챔버내 온도를 380℃ 이상으로 히팅한다(S10).
그리고 화학기상증착(CVD) 챔버에 사일렌(SiH4) 가스를 주입하여 사일렌 가스에 의한 소킹(soaking) 공정을 진행하여 장벽 금속막 표면에 실리콘 모노층을 형성시킨다(S12). 이때 실리콘 모노층은 이후 텅스텐 헥사플로라이트(WF6)의 플루오린(F)과 실리콘을 반응해서 장벽 금속막에 미치는 영향을 줄이는 역할을 한다.
그 다음 화학기상증착(CVD) 챔버내 압력을 약 30Torr 정도 낮추고 수소(H), 사일렌(SiH4)의 가스를 주입하면서 텅스텐 헥사플로라이드(WF6) 가스를 소량(예를 들어 50sccm) 주입하여 수소(H), 사일렌(SiH4) 및 텅스텐 헥사플로라이트(WF6)의 반응으로 텅스텐 핵을 생성한다(S14). 이때 텅스텐 핵의 생성 두께는 예를 들어 500Å이하로 형성될 수 있으며 이는 콘택 전극의 프로파일에 따라 그 두께를 다르게 할 수 있다.
계속해서 화학기상증착(CVD) 챔버내 압력을 다시 설정된 90Torr 이상으로 올려준다(S16).
그리고 나서 화학기상증착(CVD) 챔버에 사일렌(SiH4) 가스의 주입을 차단하고 수소(H) 가스를 주입하고 텅스텐 헥사플로라이트(WF6) 가스를 다량(예를 들어 90sccm) 주입하여 수소(H) 및 텅스텐 헥사플로라이트(WF6)의 반응으로 텅스텐(W)을 증착함으로써 콘택홀 내부를 텅스텐(W)으로 완전히 갭필한다(S18).
그런데 이와 같은 종래 기술에 의해 콘택홀 내부를 갭필하는 텅스텐(W)을 화학기상증착(CVD) 공정으로 증착할 경우 텅스텐 헥사플로라이트(WF6)에 함유되어 있는 플루오린(F)이 실리콘 모노층의 실리콘과 반응하는 사일렌(SiH4) 가스에 의한 소킹 공정에 의해 완전히 제거되지 않고 장벽 금속막의 티타늄(Ti)과 반응하게 된 다. 이에 따라 콘택홀에 반응 생성물(TiF3, TiF4, SiFx 및 WSix 등)이 형성되어 콘택 전극의 콘택 저항을 증가시키거나 후속 열공정시 팽창해서 콘택 전극이 오픈되는 등의 문제점을 야기시키게 된다.
또한 종래 기술에 의한 반도체 소자의 콘택 전극 제조 방법은 반도체 소자의 고집적화에 따른 스텝커버리지(step coverage)가 큰 콘택홀 내에 도 2와 같은 화학기상증착(CVD)법으로 텅스텐(W)을 증착할 경우 텅스텐이 완전히 갭필되지 못하고 빈 공간이 형성되어 콘택 전극의 전기적 특성 및 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 콘택홀에 텅스텐(W)을 화학기상증착법으로 증착할 때 사일렌(SiH4) 가스에 의한 소킹 공정 이전에 질소(N2) 가스에 의한 소킹 공정을 진행하여 티타늄질화막(TiN)의 표면을 활성화시켜 텅스텐 헥사플로라이트(WF6)의 플루오린(F)이 티타늄으로 침투되는 것을 막으면서 텅스텐의 갭필 능력을 향상시킬 수 있는 반도체 소자의 텅스텐 콘택 전극 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 층간 절연막에 콘택홀을 형성하고 콘택홀이 형성된 층간 절연막 상부에 티타늄막과 티타늄 질화막이 적층된 장벽 금속막을 형성하고, 장벽 금속막이 형성된 반도체 기판에 텅스텐을 증착하여 콘택홀을 갭필하는 반도체 소자의 텅스텐 콘택 전극 제조 방법에 있어서, 텅스텐 증착에 의해 콘택홀을 갭필하는 단계는, 장벽 금속막을 질소 가스에 의해 소킹하여 티타늄 질화막 표면을 활성화시키는 단계와, 활성화된 티타늄 질화막을 사일렌 가스에 의해 소킹하여 티타늄 질화막 표면에 실리콘 모노층을 형성하는 단계와, 장벽 금속막 상부에 텅스텐 핵을 형성하는 단계와, 텅스텐 핵이 형성된 반도체 기판에 텅스텐을 증착하여 콘택홀을 갭필하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 텅스텐 콘택 전극 제조 방법을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 일 실시예에 따른 텅스텐 콘택 전극 제조 방법을 설명하면 다음과 같다.
우선 도 3a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판에 반도체 소자, 예를 들어 MOSFET 제조 공정을 실시한다. 그리고 그 위에 BPSG, PSG, BSG, HDP 산화막 등의 절연 물질로 층간 절연막(100)을 형성하고 층간 절연막(100) 상부에 하부 MOSFET와 수직으로 연결하기 위한 하부 금속 배선(102)을 형성한다. 이때 하부 금속 배선(102)은 알루미늄 등의 금속 물질, 이의 합금 물질로 형성한다. 그리고 층간 절연막(100) 상부에 다시 층간 절연막(104), 예를 들어 HDP 산화막으로 증착하고, 그 표면을 화학기계적연마(CMP) 공정으로 평탄화한다.
계속해서 도 3b에 도시된 바와 같이, 평탄화된 층간 절연막(104) 상부에 포토레지스트를 도포하고 콘택홀 영역을 정의하는 마스크로 포토레지스트를 노광한 후에 이를 현상함으로써 포토레지스트 패턴(106)을 형성한다. 이어서 포토레지스 트 패턴(106)에 의해 드러난 층간 절연막(104)을 건식 식각 공정으로 식각하여 하부 금속 배선(102)이 노출되는 콘택홀(108)을 형성한 후에 에슁 공정으로 포토레지스트 패턴(106)을 제거한다.
도 3c에 도시된 바와 같이, 콘택홀이 형성된 층간 절연막(104) 상부에 장벽 금속막(110)으로서 티타늄(Ti) 및 티타늄질화막(TiN)을 순차적으로 형성한다. 이때 장벽 금속막(110)은 물리기상증착(PVD) 또는 화학기상증착(CVD) 공정으로 증착하고, 예를 들어 티타늄(Ti)의 두께를 200Å∼500Å, 티타늄질화막(TiN)의 두께를 100Å∼500Å으로 증착한다. 만약 물리기상증착(PVD) 공정 중에서 플라즈마 방식으로 장벽 금속막(110)을 형성할 경우 챔버 안에 아르곤(Ar)을 넣어주며 DC 전원을 걸어주고 티타늄 소스를 주입함으로써 플라즈마에 의해 티타늄(Ti)을 증착한 후에, 티타늄질화막(TiN)의 소스인 TDMAT(또는 TiCl4)을 챔버 안에 주입하면 플라즈마에 의하 티타늄질화막(TiN)을 증착하게 된다.
이어서 도 3d에 도시된 바와 같이, 장벽 금속막(110)이 형성된 콘택홀에 도전체 물질로서 텅스텐(W)(112)을 본 발명의 화학기상증착(CVD) 공정 조건에 따라 약 3000Å∼7000Å 두께로 증착하여 콘택홀을 완전히 갭필한다. 이에 대한 텅스텐 화학기상증착 공정은 추후에 보다 상세하게 설명한다.
그리고나서 도 3e에 도시된 바와 같이, 화학기계적연마(CMP) 공정으로 텅스텐(W) 및 장벽 금속막(110)을 층간 절연막(104) 표면이 드러날 때까지 평탄화하여 장벽 금속막(110)에 의해 하부 금속 배선(102)과 수직으로 연결되며 표면이 평탄화된 텅스텐 콘택 전극(112')을 형성한다.
상술한 본 발명에 따른 콘택홀의 텅스텐 화학기상증착(CVD) 공정은 도 4를 참조하여 설명하고자 한다.
우선, 화학기상증착(CVD) 챔버내 압력을 설정된 압력인 90Torr 이상으로 올려주고 챔버내 온도를 380℃ 이상으로 히팅한다(S100).
그리고 화학기상증착(CVD) 챔버내 온도를 380℃ 이상으로 계속 유지하고 챔버 압력을 10Torr 이상으로 설정한 상태에서 질소(N2) 가스를 공급하여 질소 가스에 의한 소킹 공정을 진행함으로써 장벽 금속막의 티타늄 질화막(TiN) 표면이 질소 이온과의 반응 및 확산하여 활성화된다(S102). 이때 질소(N2) 가스에 의한 소킹 공정은 30초이상 진행하는 것이 바람직하다.
그 다음 화학기상증착(CVD) 챔버에 사일렌(SiH4) 가스를 공급하여 사일렌(SiH4) 가스에 의한 소킹 공정을 진행하여 장벽 금속막 표면에 실리콘 모노층을 형성시킨다(S104). 이때 실리콘 모노층은 이후 텅스텐 헥사플로라이트(WF6)의 플루오린(F)과 실리콘을 반응해서 장벽 금속막에 미치는 영향을 줄이는 역할을 한다.
그 다음 화학기상증착(CVD) 챔버내 압력을 약 30Torr 정도로 낮추고 수소(H), 사일렌(SiH4)의 가스를 주입하면서 텅스텐 헥사플로라이드(WF6) 가스를 소량, 예를 들어 50sccm 이하로 주입하여 수소(H), 사일렌(SiH4) 및 텅스텐 헥사플로라이트(WF6)의 화학적 반응으로 텅스텐 핵을 생성한다(S106). 이때 텅스텐 핵의 생성 두께는 예를 들어 500Å이하로 형성될 수 있으며 이는 콘택 전극의 프로파일에 따라 그 두께를 다르게 할 수 있다.
계속해서 화학기상증착(CVD) 챔버내 압력을 다시 설정된 90Torr 이상으로 올 려준다(S108).
그리고나서 화학기상증착(CVD) 챔버에 사일렌(SiH4) 가스의 주입을 차단하고 수소(H) 가스를 주입하고 텅스텐 헥사플로라이트(WF6) 가스를 다량, 예를 들어 90sccm 이상으로 주입하여 수소(H) 및 텅스텐 헥사플로라이트(WF6)의 화학적 반응으로 텅스텐(W)을 증착함으로써 콘택홀 내부를 텅스텐(W)으로 완전히 갭필한다(S110).
따라서 본 발명에 따라 콘택홀 내부를 갭필하는 텅스텐(W)을 화학기상증착(CVD) 공정으로 증착할 경우 사일렌(SiH4) 가스에 의한 소킹 공정 이전에 질소(N2) 가스에 의한 소킹 공정을 진행하여 장벽 금속막의 티타늄 질화막(TiN)을 활성화함으로써 이후 텅스텐 증착시 텅스텐 헥사플로라이트(WF6)에 함유되어 있는 플루오린(F)이 장벽 금속막의 티타늄(Ti)과 반응하는 것을 효과적으로 차단할 수 있다.
이에 따라 콘택홀에 반응 생성물(TiF3, TiF4, SiFx 및 WSix 등)이 형성되지 않게 되어 결국 콘택 전극의 콘택 저항이 감소하게 되면서 콘택홀에서의 텅스텐 증착이 용이하게 되어 빈 공간없이 텅스텐을 완전히 갭필할 수 있다.
이상 설명한 바와 같이, 본 발명은 콘택홀에 텅스텐(W)을 화학기상증착법으로 증착할 때 사일렌(SiH4) 가스에 의한 소킹 공정 이전에 질소(N2) 가스에 의한 소킹 공정을 추가함으로써 티타늄질화막(TiN)의 표면을 활성화시켜 텅스텐 헥사플로라이트(WF6)의 플루오린(F)이 티타늄으로 침투되는 것을 막으면서 콘택홀로의 텅스텐 갭필 능력을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 반도체 기판의 층간 절연막에 콘택홀을 형성하고 상기 콘택홀이 형성된 층간 절연막 상부에 티타늄막과 티타늄 질화막이 적층된 장벽 금속막을 형성하고, 상기 장벽 금속막이 형성된 반도체 기판에 텅스텐을 증착하여 상기 콘택홀을 갭필하는 반도체 소자의 텅스텐 콘택 전극 제조 방법에 있어서, 상기 텅스텐 증착에 의해 상기 콘택홀을 갭필하는 단계는,
    상기 장벽 금속막을 질소 가스에 의해 소킹하여 상기 티타늄 질화막 표면을 활성화시키는 단계와,
    상기 활성화된 티타늄 질화막을 사일렌 가스에 의해 소킹하여 상기 티타늄 질화막 표면에 실리콘 모노층을 형성하는 단계와,
    상기 장벽 금속막 상부에 텅스텐 핵을 형성하는 단계와,
    상기 텅스텐 핵이 형성된 반도체 기판에 텅스텐을 증착하여 상기 콘택홀을 갭필하는 단계를 포함하며,
    상기 질소 가스에 의한 소킹은 10Torr 이상의 압력하에서 실시하는 것을 특징으로 하는 반도체 소자의 텅스텐 콘택 전극 제조 방법.
  4. 반도체 기판의 층간 절연막에 콘택홀을 형성하고 상기 콘택홀이 형성된 층간 절연막 상부에 티타늄막과 티타늄 질화막이 적층된 장벽 금속막을 형성하고, 상기 장벽 금속막이 형성된 반도체 기판에 텅스텐을 증착하여 상기 콘택홀을 갭필하는 반도체 소자의 텅스텐 콘택 전극 제조 방법에 있어서, 상기 텅스텐 증착에 의해 상기 콘택홀을 갭필하는 단계는,
    상기 장벽 금속막을 질소 가스에 의해 소킹하여 상기 티타늄 질화막 표면을 활성화시키는 단계와,
    상기 활성화된 티타늄 질화막을 사일렌 가스에 의해 소킹하여 상기 티타늄 질화막 표면에 실리콘 모노층을 형성하는 단계와,
    상기 장벽 금속막 상부에 텅스텐 핵을 형성하는 단계와,
    상기 텅스텐 핵이 형성된 반도체 기판에 텅스텐을 증착하여 상기 콘택홀을 갭필하는 단계를 포함하며,
    상기 질소 가스에 의한 소킹은 380℃ 이상의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 텅스텐 콘택 전극 제조 방법.
KR1020040065465A 2004-08-19 2004-08-19 반도체 소자의 텅스텐 콘택 전극 제조 방법 KR100607756B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040065465A KR100607756B1 (ko) 2004-08-19 2004-08-19 반도체 소자의 텅스텐 콘택 전극 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040065465A KR100607756B1 (ko) 2004-08-19 2004-08-19 반도체 소자의 텅스텐 콘택 전극 제조 방법

Publications (2)

Publication Number Publication Date
KR20060016978A KR20060016978A (ko) 2006-02-23
KR100607756B1 true KR100607756B1 (ko) 2006-08-01

Family

ID=37125122

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040065465A KR100607756B1 (ko) 2004-08-19 2004-08-19 반도체 소자의 텅스텐 콘택 전극 제조 방법

Country Status (1)

Country Link
KR (1) KR100607756B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578963A (zh) * 2012-08-02 2014-02-12 中国科学院微电子研究所 半导体器件及其制造方法
CN103794502A (zh) * 2012-10-30 2014-05-14 中国科学院微电子研究所 半导体器件及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020131392A1 (en) * 2018-12-20 2020-06-25 Applied Materials, Inc. Method of growing doped group iv materials

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103578963A (zh) * 2012-08-02 2014-02-12 中国科学院微电子研究所 半导体器件及其制造方法
CN103794502A (zh) * 2012-10-30 2014-05-14 中国科学院微电子研究所 半导体器件及其制造方法

Also Published As

Publication number Publication date
KR20060016978A (ko) 2006-02-23

Similar Documents

Publication Publication Date Title
US6787461B2 (en) Method for forming a plug metal layer
US6927163B2 (en) Method and apparatus for manufacturing a barrier layer of semiconductor device
KR100599434B1 (ko) 반도체 소자의 금속배선 형성방법
US20020135071A1 (en) Integrated circuit device contact plugs having a liner layer that exerts compressive stress thereon and methods of manufacturing same
US20060246714A1 (en) Method of forming a conductive contact
US20050186787A1 (en) Semiconductor devices and methods to form a contact in a semiconductor device
US6696368B2 (en) Titanium boronitride layer for high aspect ratio semiconductor devices
US5977636A (en) Method of forming an electrically conductive contact plug, method of forming a reactive or diffusion barrier layer over a substrate, integrated circuitry, and method of forming a layer of titanium boride
JP2000058650A (ja) 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
US7259092B2 (en) Semiconductor device and method for fabricating the same
JP3027946B2 (ja) 半導体装置およびその製造方法
KR100607756B1 (ko) 반도체 소자의 텅스텐 콘택 전극 제조 방법
US6596629B2 (en) Method for forming wire in semiconductor device
US6048794A (en) Selective W CVD plug process with a RTA self-aligned W-silicide barrier layer
US20070037378A1 (en) Method for forming metal pad in semiconductor device
KR100629961B1 (ko) 반도체 소자의 메탈콘택 형성방법
KR100875073B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100827521B1 (ko) 반도체 소자의 캐패시터 및 그의 제조 방법
JP3129251B2 (ja) コンタクトプラグ形成方法
JP4052623B2 (ja) 半導体装置の製造方法
KR100325597B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100587594B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000000846A (ko) 다층 배선을 가지는 반도체 장치의 형성 방법
KR20040060005A (ko) 반도체 소자의 베리어 금속막 형성방법
KR20070003063A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee