CN103578963A - 半导体器件及其制造方法 - Google Patents

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赵超
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Abstract

本发明公开了一种W金属层淀积制造方法，包括：预热晶片；采用ALD工艺，在晶片上沉积W成核层；采用CVD工艺，在W成核层上沉积W金属层。依照本发明的半导体器件及其制造方法，利用ALD工艺沉积薄W层用作成核层，替代了现有的CVD法制备成核层，提高了整体W薄膜的片间均匀性、台阶覆盖率，进而提高了器件的可靠性，延伸CVD W工艺至65nm技术带。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种用于改进薄膜均匀性和台阶覆盖率的金属钨薄膜制造方法以及由此制造的钨薄膜。
背景技术
在半导体制造中，金属钨(W)通常用于形成接触以及通孔填充。W薄膜的形成方法一般是化学气相沉积(CVD)。CVD法制备W薄膜的工序一般包括：预热，在工艺温度下加热晶片(通常为Si晶片)的顶面以及背面，提高分子运动以促进薄膜形成和沉积；浸透(soak)，向反应室内通入硅烷(SiH4)，当SiH4气体分子到达晶片表面时，SiH4分子解体并且形成Si的单原子层，该单原子层Si可以保护其下方的粘合层免受WF6的侵蚀；成核，通入WF6，在原子层Si上通过CVD生长薄层的W，作为后续W薄膜的生长点，该成核薄膜的均匀性和沉积速率取决于晶片是否在预热阶段受到足够的热量以及在浸透阶段是否接受足够的硅烷而形成了良好的单原子层Si，该成核步骤对于后续W薄膜的均匀性与薄膜特性至关重要；填充，通入H2还原WF6，反应的速度要高于硅烷反应的速度，实际的沉积取决于工艺温度和气流流量。在上述CVD法制备W薄膜工艺中，成核步骤是关键，作为成核层的薄W层的连续性、台阶覆盖率以及形态直接影响了后续本体W薄膜的沉积，因此决定了整体W薄膜的缝隙填充能力、电阻率以及应力。
具体地，以在源漏接触孔中沉积金属W用作源漏接触为例，在Ti/TiN的阻挡层/粘附层上通过CVD法制备W成核层，该成核W层通常不会延伸超过65nm并且在接触孔上部存在悬挂突出部分，这种较差的台阶覆盖率影响了源漏接触W的缝隙填充能力，并且需要较厚的成核层来保护薄弱的阻挡层的角部区域从而进一步影响了后续W薄膜的均匀性。因此，现有的W薄膜形成方法中，CVD法制备W成核层的工艺存在上述这些问题，严重影响了器件的可靠性。
发明内容
由上所述，本发明的目的在于克服上述技术困难，改进W薄膜的台阶覆盖率。
为此，本发明提供了一种W金属层淀积制造方法，包括：预热晶片；采用ALD工艺，在晶片上沉积W成核层；采用CVD工艺，在W成核层上沉积W金属层。
其中，预热晶片之后、沉积W成核层之前进一步包括：采用CVD工艺，在晶片上沉积单原子硅层。
其中，ALD工艺温度为250～350℃。
其中，ALD工艺沉积速率为/周期～
Figure BDA00001968908700022
/周期。
其中，W成核层厚度为
Figure BDA00001968908700023
其中，ALD工艺的前驱物为B2H6与WF6。
本发明还提供了一种半导体器件，包括下层器件结构、下层器件结构之上的层间介质层、层间介质层中与下层器件结构接触的阻挡层/粘附层、阻挡层/粘附层上的W金属层，其特征在于：阻挡层/粘附层与W金属层之间还包括W成核层。
其中，W成核层厚度为
Figure BDA00001968908700024
其中，阻挡层/粘附层包括Ti、Ta、TiN、TaN及其组合。
依照本发明的半导体器件及其制造方法，利用ALD工艺沉积薄W层用作成核层，替代了现有的CVD法制备成核层，提高了整体W薄膜的均匀性、台阶覆盖率，进而提高了器件的可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1为根据本发明的W薄膜淀积制造方法的流程图；
图2为根据本发明的W薄膜淀积制造方法中ALD工艺成核的示意图；
图3为现有技术中CVD法制备W成核层后CVD沉积W层厚度的等高线示意图；
图4为根据本发明的ALD法制备W成核层后CVD沉积W层厚度的等高线示意图；以及
图5为根据本发明方法制备的半导体器件的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提高了整体W薄膜的均匀性、台阶覆盖率的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
参照图1，为根据本发明的W薄膜制造方法的流程图，提供了一种半导体器件制造方法，包括：
1)预热晶片，将晶片送入CVD反应室，加热至约200℃，提高整个晶片热量以促进分子运动，利于稍后的反应和沉积。
2)可选地，在晶片上沉积薄硅层。通入硅烷(SiH4)等含硅气体，分解从而在晶片表面沉积形成了薄硅层，例如为单原子S i层，该单原子层Si可以保护其下方的Ti、Ta、TiN、TaN等材质的阻挡层/粘附层免受稍后WF6的侵蚀。
3)采用原子层沉积(ALD)工艺，在晶片上形成W成核层。ALD工艺的前驱物包括硼烷(B2H6)与氟化钨(WF6)，工艺温度为250～350℃并且优选300℃。具体地，参照图2所示，在ALD沉积的循环周期内：WF6最先沉积在晶片表面(优选地包括薄Si层)形成第一层W单原子层，并且W-F链上F一侧朝向上；随后停止通入WF6转而通入B2H6，B和H取代了W-F链上的F；接着停止通入B2H6转而继续通入WF6，第一层W上方的B和H还原了通入的WF6从而形成了第二层W单原子层；然后停止WF6转而通入B2H6，B和H再次取代了第二层W单原子层顶部的F，此后周而复始，间歇地交替通入WF6和B2H6，最终形成了多个W单原子层，构成最终的成核层。ALD工艺中，沉积速率例如是
Figure BDA00001968908700031
/周期至
Figure BDA00001968908700032
/周期并且优选为/周期，最终沉积得到的成核层的厚度例如是
Figure BDA00001968908700034
并且优选是
Figure BDA00001968908700035
该薄W层(多个单原子W层)的成核层用作稍后CVD沉积厚体W的生长点。
4)在W成核层上通过CVD法沉积W薄膜。例如连续通入H2与WF6，温度例如在300～450℃，WF6被H2还原从而大量沉积在成核层上，形成最终所需的厚W薄膜层。
图3所示为现有技术中CVD形成成核层后再CVD沉积W薄膜的等高线示意图，厚度的标准偏差可高达24.7％，也即W薄膜的均匀性较差，台阶覆盖率不良。
图4所示为根据本发明的利用ALD形成成核层之后再CVD沉积W薄膜的等高线示意图，厚度的标准偏差仅为4.17％，因此大幅度提高了薄膜均匀性。
图5所示为根据本发明方法制备的半导体器件的剖视图。
在晶片上器件结构的上方形成层间介质层(ILD)1。例如通过旋涂、喷涂、丝网印刷、CVD等常规工艺形成氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、或低k材料的ILD1，其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。
刻蚀ILD1形成沟槽(或者接触孔，图中未示出)，直至暴露晶片中下层器件结构(未示出)。其中，器件结构例如是MOSFET的源漏区或者源漏区上的金属硅化物，还可以是多层互连结构中的下层金属塞。在小尺寸器件中，沟槽宽度通常小于65nm，甚至达到20nm以下，因此沟槽中各个层的台阶覆盖率成为制约器件性能提升的重要因素。
在沟槽中通过PECVD、MBE、ALD、蒸发、溅射等常规方法，沉积阻挡层/粘附层2，用于防止W等金属扩散进入下层器件而降低可靠性，并且用于提高W等金属与下层器件之间的粘附强度。阻挡层/粘附层2材质例如是Ti、Ta、TiN、TaN及其组合。其中，阻挡层/粘附层2将与下层器件结构接触。
通过图1所示的ALD法在阻挡层/粘附层2上形成W成核层3，其厚度例如是
Figure BDA00001968908700041
并且优选是
Figure BDA00001968908700042
在W成核层3上通过现有的CVD法，沉积形成了W金属层4，完全填充了沟槽，确保了器件可靠性。
最终形成的器件结构中，包括ILD 1中的沟槽、沟槽中的阻挡层/粘附层2、沟槽中阻挡层/粘附层2之上的W金属层4，其特征在于：W金属层4与阻挡层/粘附层2之间还具有ALD法制备的W成核层3。
依照本发明的半导体器件及其制造方法，利用ALD工艺沉积薄W层用作成核层，替代了现有的CVD法制备成核层，提高了整体W薄膜的均匀性、台阶覆盖率，进而提高了器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (9)

1.一种W金属层淀积制造方法，包括：
预热晶片；
采用ALD工艺，在晶片上沉积W成核层；
采用CVD工艺，在W成核层上沉积W金属层。
2.如权利要求1的W金属层淀积制造方法，其中，预热晶片之后、沉积W成核层之前进一步包括：采用CVD工艺，在晶片上沉积单原子硅层。
3.如权利要求1的W金属层淀积制造方法，其中，ALD工艺温度为250～350℃。
4.如权利要求1的W金属层淀积制造方法，其中，ALD工艺沉积速率为
Figure FDA00001968908600011
/周期～
Figure FDA00001968908600012
/周期。
5.如权利要求1的W金属层淀积制造方法，其中，W成核层厚度为
Figure FDA00001968908600013
Figure FDA00001968908600014
6.如权利要求1的W金属层淀积制造方法，其中，ALD工艺的前驱物为B2H6与WF6。
7.一种半导体器件，包括下层器件结构、下层器件结构之上的层间介质层、层间介质层中与下层器件结构接触的阻挡层/粘附层、阻挡层/粘附层上的W金属层，其特征在于：阻挡层/粘附层与W金属层之间还包括W成核层。
8.如权利要求7的半导体器件，其中，W成核层厚度为
Figure FDA00001968908600015
9.如权利要求7的半导体器件，其中，阻挡层/粘附层包括Ti、Ta、TiN、TaN及其组合。
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