JPH03222426A - 多層配線形成法 - Google Patents
多層配線形成法Info
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- JPH03222426A JPH03222426A JP2018447A JP1844790A JPH03222426A JP H03222426 A JPH03222426 A JP H03222426A JP 2018447 A JP2018447 A JP 2018447A JP 1844790 A JP1844790 A JP 1844790A JP H03222426 A JPH03222426 A JP H03222426A
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- 230000015572 biosynthetic process Effects 0.000 title description 5
- 239000011521 glass Substances 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 238000007740 vapor deposition Methods 0.000 claims description 5
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 119
- 239000010410 layer Substances 0.000 description 61
- 230000007797 corrosion Effects 0.000 description 8
- 238000005260 corrosion Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- -1 silanol compound Chemical class 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910007156 Si(OH)4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/133—Reflow oxides and glasses
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野1
この発明は、超LSI等の半導体装置の製造に用いられ
る多層配線形成法に関するものである。
る多層配線形成法に関するものである。
[発明の概要]
この発明は、配線段差を平坦化する手段として有機スピ
ンオンガラス膜と無機スピンオンガラス膜とを組合せて
使用することによりクラックのない平坦性良好な層間絶
縁膜を形成可能としたものである。
ンオンガラス膜と無機スピンオンガラス膜とを組合せて
使用することによりクラックのない平坦性良好な層間絶
縁膜を形成可能としたものである。
[従来の技術]
超LSIの高機能化、高速化、さらに設計時間の短縮化
の要求に対し、配線の多層化は必要不可欠な技術である
。配線を多層化するためには、下層の配線により生ずる
段差部で上層の配線が断線しないように平滑なあるいは
平坦な表面を有する眉間絶縁膜を形成しなければならな
い。
の要求に対し、配線の多層化は必要不可欠な技術である
。配線を多層化するためには、下層の配線により生ずる
段差部で上層の配線が断線しないように平滑なあるいは
平坦な表面を有する眉間絶縁膜を形成しなければならな
い。
この目的のために数多くの技術が研究、開発されてきた
が、現状では、スピンオンガラス(SOG)膜と、ケミ
カル・ベーパー・デポジション(cVD)法等の気相堆
積法により形成される絶縁膜との組合せにより層間絶縁
膜を形成する技術が最も広(使用されている。
が、現状では、スピンオンガラス(SOG)膜と、ケミ
カル・ベーパー・デポジション(cVD)法等の気相堆
積法により形成される絶縁膜との組合せにより層間絶縁
膜を形成する技術が最も広(使用されている。
般に、S OG IIは、シラノール化合物と溶剤から
なる溶液を基板上に滴下し、回転により均一に広げ、ベ
ークし焼きしめることによって形成されるシリコンオキ
サイド系の薄膜であるが、無機SOG膜と有機S OG
liとの二種類のものが知られている。無機SOG膜
は、シラノール化合物がSi(OH)4からなるもので
あり、有機SOGは、シラノール化合物がRn S 1
(OH) 4−11[RニーCH3,−C6Hs 、−
C2Hs等]からなるもので、膜中にメチル基やエチル
基のような有機物を含んでいる。
なる溶液を基板上に滴下し、回転により均一に広げ、ベ
ークし焼きしめることによって形成されるシリコンオキ
サイド系の薄膜であるが、無機SOG膜と有機S OG
liとの二種類のものが知られている。無機SOG膜
は、シラノール化合物がSi(OH)4からなるもので
あり、有機SOGは、シラノール化合物がRn S 1
(OH) 4−11[RニーCH3,−C6Hs 、−
C2Hs等]からなるもので、膜中にメチル基やエチル
基のような有機物を含んでいる。
層間絶縁膜としてSOG膜とCVD膜との組合せを用い
る従来技術の一例を第13図乃至第16図について説明
する。
る従来技術の一例を第13図乃至第16図について説明
する。
まず、第13図に示すように、シリコン等の半導体基板
10の表面にシリコンオキサイド等の絶縁膜12を介し
て一層目の配線層14A〜14cを形成した後、その上
にCVD法によりシリコンオキサイドを堆積して第1の
CVD1l11Bを形成する。
10の表面にシリコンオキサイド等の絶縁膜12を介し
て一層目の配線層14A〜14cを形成した後、その上
にCVD法によりシリコンオキサイドを堆積して第1の
CVD1l11Bを形成する。
次に、第14図に示すように、第1(7)CVDl11
16の上に回転塗布法により無機SOG液を被着した後
焼きしめ処理を行なうことにより無機SOG@20を形
成する。このSOG膜2oにより一層目配線に基づく段
差が平坦化される。この後、!15図に示すように、5
OGII!20をエッチバックすることにより配線層1
4A〜14Cに対応したCVD膜部分を露呈させると共
に各配線層に基づく段差部に5OGII菟20の一部を
残存させる。
16の上に回転塗布法により無機SOG液を被着した後
焼きしめ処理を行なうことにより無機SOG@20を形
成する。このSOG膜2oにより一層目配線に基づく段
差が平坦化される。この後、!15図に示すように、5
OGII!20をエッチバックすることにより配線層1
4A〜14Cに対応したCVD膜部分を露呈させると共
に各配線層に基づく段差部に5OGII菟20の一部を
残存させる。
次に、第16図に示すように、CVD1ii16の露呈
部分及び5OGIIi20の残存部分をおおってCVD
法によりシリコンオキサイド等を堆積して第2のCV
D 22を形成する。この後は、配線層14A〜14C
のうち所望のものについて第1及び第2のCVD膜16
及び20に選択エツチングによりコンタクト孔を形成し
、このコンタクト孔の内部から外部に延びるような二層
目の配線層を例えば第8図の「26」に示すように形成
する。
部分及び5OGIIi20の残存部分をおおってCVD
法によりシリコンオキサイド等を堆積して第2のCV
D 22を形成する。この後は、配線層14A〜14C
のうち所望のものについて第1及び第2のCVD膜16
及び20に選択エツチングによりコンタクト孔を形成し
、このコンタクト孔の内部から外部に延びるような二層
目の配線層を例えば第8図の「26」に示すように形成
する。
上記した配線形成法によれば、5OGli20を一層目
配線対応のCvDIg1部分に達するまでエッチバック
してから第2のCVD膜2膜管2成するので、コンタク
ト孔の内壁面にSOG膜2oが現われることがなく、5
OGll120から放出される水分等によりコンタクト
孔内で配線腐蝕が生ずるのを防止でき、高信頼化が可能
である。なお、SOG膜をエッチバックしてから第2の
CVD1iを形成することによりコンタクト孔内での配
線腐蝕を防止する技術は、例えば特開昭63−142号
公報に示されている。
配線対応のCvDIg1部分に達するまでエッチバック
してから第2のCVD膜2膜管2成するので、コンタク
ト孔の内壁面にSOG膜2oが現われることがなく、5
OGll120から放出される水分等によりコンタクト
孔内で配線腐蝕が生ずるのを防止でき、高信頼化が可能
である。なお、SOG膜をエッチバックしてから第2の
CVD1iを形成することによりコンタクト孔内での配
線腐蝕を防止する技術は、例えば特開昭63−142号
公報に示されている。
[発明が解決しようとする課N]
超LSIの高密度化が進むとき、微細化に対する要求は
非常に厳しく、配線の間隔も1.0μ−以下となる。こ
のような状況において、上記した従来法で眉間絶縁膜を
形成すると、第14図に示すように配線間隔が極めて小
さい所で毛細管現象により厚くたまった無機SOG@に
クラックCRが生ずる。このクラックCRは、第15図
に示すようにエッチバック処理の際に拡大されるので、
第16図に示すようにCVDg22を形成する際にCV
D膜2膜管2覆不良を生じさせる。このため、CVD膜
部分上にAl1等の配線層を形成すると、配線が断線し
たり、隣の配線とショートしたりする。従って、製造歩
留りの低下を免れない。
非常に厳しく、配線の間隔も1.0μ−以下となる。こ
のような状況において、上記した従来法で眉間絶縁膜を
形成すると、第14図に示すように配線間隔が極めて小
さい所で毛細管現象により厚くたまった無機SOG@に
クラックCRが生ずる。このクラックCRは、第15図
に示すようにエッチバック処理の際に拡大されるので、
第16図に示すようにCVDg22を形成する際にCV
D膜2膜管2覆不良を生じさせる。このため、CVD膜
部分上にAl1等の配線層を形成すると、配線が断線し
たり、隣の配線とショートしたりする。従って、製造歩
留りの低下を免れない。
このような問題点に対処するため、第13図乃至第16
図に示したような工程において無機SOG膜に代えて有
機5OGIJiを用いることが試みられている(例えば
Sem1con NEWS 1988.7 、 P
72〜P 77参照)。有機SOG@は、4oo〜5o
o℃の熱処理で焼ぎしめを行なった後でも膜中の内部応
力が極めて小さいため、膜厚が厚くなってもクラックが
生じにくいという性質を有するので、有機SOG@を用
いることでクラック発生を防止することは可能である。
図に示したような工程において無機SOG膜に代えて有
機5OGIJiを用いることが試みられている(例えば
Sem1con NEWS 1988.7 、 P
72〜P 77参照)。有機SOG@は、4oo〜5o
o℃の熱処理で焼ぎしめを行なった後でも膜中の内部応
力が極めて小さいため、膜厚が厚くなってもクラックが
生じにくいという性質を有するので、有機SOG@を用
いることでクラック発生を防止することは可能である。
しかしながら、有機SoG膜は、無機SOG膜に比べて
有機系のガスや水分の放出により配線腐蝕を招t!易い
ので、エッチバックの際に十分にエツチングを行なう必
要があり、このエツチングにより層間絶縁膜の平坦性が
損われるという問題点がある。
有機系のガスや水分の放出により配線腐蝕を招t!易い
ので、エッチバックの際に十分にエツチングを行なう必
要があり、このエツチングにより層間絶縁膜の平坦性が
損われるという問題点がある。
この発明の目的は、層間絶縁膜についてクラック発生を
防止しつつ平坦性を確保することができ、しかもコンタ
クト孔内での配線腐蝕、導通不良等を防止することがで
きる新規な多層配線形成法を提供することにある。
防止しつつ平坦性を確保することができ、しかもコンタ
クト孔内での配線腐蝕、導通不良等を防止することがで
きる新規な多層配線形成法を提供することにある。
[課題を解決するための手段]
この発明による多層配線形成法は、
(a1基板上に一層目の複数の配線層を並設する工程と
、 (bl前記基板上に各配線層をおおって第1の絶縁膜を
気相堆積法により形成する工程と、(c)前記第1の絶
縁膜をおおって有機スピンオンガラス膜を形成する工程
と、 +d)前記有機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第1の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記有機
スピンオンガラス膜の一部を残存させる工程と、 le)前記第1の絶縁膜の露呈部分及び前記有機スピン
オンガラス膜の残存部分をおおって無機スビンオンガラ
ス膜を形成する工程と、 (f)前記無機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第1の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記無機
スピンオンガラス膜の一部を残存させる工程と、 (g)前記第1の絶縁膜の露呈部分及び前記無機スピン
オンガラス膜の残存部分をおおって第2の絶縁膜を気相
堆積法により形成する工程と、(h)前記第1及び第2
の絶縁膜を選択的にエツチングすることにより前記複数
の配線層のうち少なくとも1つの配線層の一部を露呈す
るコンタクト孔を形成する工程と、 (i)前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第2の絶縁膜の上に形成する工程とを含むもの
である。
、 (bl前記基板上に各配線層をおおって第1の絶縁膜を
気相堆積法により形成する工程と、(c)前記第1の絶
縁膜をおおって有機スピンオンガラス膜を形成する工程
と、 +d)前記有機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第1の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記有機
スピンオンガラス膜の一部を残存させる工程と、 le)前記第1の絶縁膜の露呈部分及び前記有機スピン
オンガラス膜の残存部分をおおって無機スビンオンガラ
ス膜を形成する工程と、 (f)前記無機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第1の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記無機
スピンオンガラス膜の一部を残存させる工程と、 (g)前記第1の絶縁膜の露呈部分及び前記無機スピン
オンガラス膜の残存部分をおおって第2の絶縁膜を気相
堆積法により形成する工程と、(h)前記第1及び第2
の絶縁膜を選択的にエツチングすることにより前記複数
の配線層のうち少なくとも1つの配線層の一部を露呈す
るコンタクト孔を形成する工程と、 (i)前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第2の絶縁膜の上に形成する工程とを含むもの
である。
この方法によると、−層目の各配線層の上では第1及び
第2の絶縁膜を重ねた構成となり、−層目の複数の配線
層の間では第1の絶縁膜、有機スピンオンガラス膜、無
機スピンオンガラス膜及び第2の絶縁膜を重ねた構成と
なる。
第2の絶縁膜を重ねた構成となり、−層目の複数の配線
層の間では第1の絶縁膜、有機スピンオンガラス膜、無
機スピンオンガラス膜及び第2の絶縁膜を重ねた構成と
なる。
上記のような方法においては、上記(e)〜(i)の工
程の代りに、 (eo)前記第1の絶縁膜の露呈部分及び前記有機スピ
ンオンガラス膜の残存部分をおおって第2の絶縁膜を気
相堆積法により形成する工程と、(fo)前記第2の絶
MIIlをおおって無機スピンオンガラス膜を形成する
工程と、 (g“)前記無機スピンオンガラス膜をエッチバックす
ることにより各配線層に対応して前記第2の絶縁膜の一
部を露呈させると共に各配線層に基づく段差部に前記無
機スピンオンガラス膜の一部を残存させる工程と、 (ho)前記第2の絶縁膜の露呈部分及び前記無機スピ
ンオンガラス膜の残存部分をおおって第3の絶縁膜を気
相堆積法により形成する工程と、(i゛)前記第1乃至
第3の絶縁膜を選択的にエツチングすることにより前記
複数の配線層のうち少なくとも1つの配線層の一部を露
呈するコンタクト孔を形成する工程と、 (J)前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第3の絶縁膜の上に形成する工程とを含むよう
にしてもよい。
程の代りに、 (eo)前記第1の絶縁膜の露呈部分及び前記有機スピ
ンオンガラス膜の残存部分をおおって第2の絶縁膜を気
相堆積法により形成する工程と、(fo)前記第2の絶
MIIlをおおって無機スピンオンガラス膜を形成する
工程と、 (g“)前記無機スピンオンガラス膜をエッチバックす
ることにより各配線層に対応して前記第2の絶縁膜の一
部を露呈させると共に各配線層に基づく段差部に前記無
機スピンオンガラス膜の一部を残存させる工程と、 (ho)前記第2の絶縁膜の露呈部分及び前記無機スピ
ンオンガラス膜の残存部分をおおって第3の絶縁膜を気
相堆積法により形成する工程と、(i゛)前記第1乃至
第3の絶縁膜を選択的にエツチングすることにより前記
複数の配線層のうち少なくとも1つの配線層の一部を露
呈するコンタクト孔を形成する工程と、 (J)前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第3の絶縁膜の上に形成する工程とを含むよう
にしてもよい。
この方法によると、−層目の各配置a暦の上では第1乃
至第3の絶!1ullを重ねた構成となり、−層目の複
数の配線層の間では第1の絶縁膜、有機スピンオンガラ
ス膜、第2の絶縁膜、無機スピンオンガラス膜及び第3
の絶Ail!を重ねた構成となる。
至第3の絶!1ullを重ねた構成となり、−層目の複
数の配線層の間では第1の絶縁膜、有機スピンオンガラ
ス膜、第2の絶縁膜、無機スピンオンガラス膜及び第3
の絶Ail!を重ねた構成となる。
[作 用]
この発明の方法によれば、−層目の複数の配線層をおお
って第1の絶縁膜を形成した後この第1の絶A11JI
をおおって耐クラツク性が良好な有機スピンオンガラス
膜を形成するようにしたので、−層目の配線間隔が狭い
所でもクラック発生を伴うことなくスピンオンガラス膜
を埋め込むことができる。
って第1の絶縁膜を形成した後この第1の絶A11JI
をおおって耐クラツク性が良好な有機スピンオンガラス
膜を形成するようにしたので、−層目の配線間隔が狭い
所でもクラック発生を伴うことなくスピンオンガラス膜
を埋め込むことができる。
また、有機スピンオンガラス膜をエッチバックした後気
相堆積絶縁膜を介し又は介さずに無機スピンオンガラス
膜を形成するようにしたので、有機スピンオンガラス膜
のエツチングを十分に行なっても平坦性良好な眉間絶縁
膜を形成することができる。
相堆積絶縁膜を介し又は介さずに無機スピンオンガラス
膜を形成するようにしたので、有機スピンオンガラス膜
のエツチングを十分に行なっても平坦性良好な眉間絶縁
膜を形成することができる。
さらに、有機スピンオンガラス膜及び無機スピンオンガ
ラス膜のいずれについてもエッチバック処理を行ない、
しかも有機スピンオンガラス膜については十分なエツチ
ングを可能としたので、コンタクト孔の内壁面に有機及
び無機スピンオンガラス膜が現われることがなく、コン
タクト孔内での配線腐蝕や導通不良を防止することがで
きる。
ラス膜のいずれについてもエッチバック処理を行ない、
しかも有機スピンオンガラス膜については十分なエツチ
ングを可能としたので、コンタクト孔の内壁面に有機及
び無機スピンオンガラス膜が現われることがなく、コン
タクト孔内での配線腐蝕や導通不良を防止することがで
きる。
なお、有機スピンオンガラス膜をエッチバック処理した
後、エッチバック処理面を酸素プラズマにさらすように
すれば、残存する有機スピンオンガラス膜による導通不
良発生を一層低減することができる。
後、エッチバック処理面を酸素プラズマにさらすように
すれば、残存する有機スピンオンガラス膜による導通不
良発生を一層低減することができる。
[実施例]
第1図乃至第8図は、この発明の一実施例による多層配
線形成法を示すもので、各々の図に対応する工程(i)
〜〔8〕を順次に説明する。
線形成法を示すもので、各々の図に対応する工程(i)
〜〔8〕を順次に説明する。
(i) シリコン等の半導体基板10の表面にシリコン
オキサイド等の絶縁膜12を形成した後、この絶縁膜1
2上にAft−Cu等の配線金属を約0.6μmの厚さ
で被看してバターニングすることにより一層目の配線層
14A〜14Cを形成する。
オキサイド等の絶縁膜12を形成した後、この絶縁膜1
2上にAft−Cu等の配線金属を約0.6μmの厚さ
で被看してバターニングすることにより一層目の配線層
14A〜14Cを形成する。
この場合、配線層14A及び14Bの間隔は、配線層1
4B及び14cの間隔より狭くなっている。この後、基
板上面には、配線層14A−140をおおうようにシリ
コンオキサイドをプラズマCVD法等により約04μm
の厚さで堆積して第1のCVD11jl[iを形成する
。このとき、配線層14A及び14Bのように配線間隔
が狭い所では、広い所に比べて被覆性が劣り、配線段差
が犬咎く現われる。
4B及び14cの間隔より狭くなっている。この後、基
板上面には、配線層14A−140をおおうようにシリ
コンオキサイドをプラズマCVD法等により約04μm
の厚さで堆積して第1のCVD11jl[iを形成する
。このとき、配線層14A及び14Bのように配線間隔
が狭い所では、広い所に比べて被覆性が劣り、配線段差
が犬咎く現われる。
(2)次に、配線段差を平坦化すべく第1のCVD膜l
δをおおって有機SOG膜18を形成する。−例として
、基板上面に有機SOG液を回転塗布した後、窒素ガス
中で400℃30分の焼きしめを行なって溶剤を焼きと
ばすことにより有機5OGIli18を形成する。この
場合、シラノール化合物の濃度及び塗布回転数は、有機
5OGli18の膜厚が配線等のない平坦個所で約0.
3Jjmになるよう調整する。有機5OGIIIBは、
配線層14A及び14Bのように配線間隔が狭い所でも
クラック発生がない。
δをおおって有機SOG膜18を形成する。−例として
、基板上面に有機SOG液を回転塗布した後、窒素ガス
中で400℃30分の焼きしめを行なって溶剤を焼きと
ばすことにより有機5OGIli18を形成する。この
場合、シラノール化合物の濃度及び塗布回転数は、有機
5OGli18の膜厚が配線等のない平坦個所で約0.
3Jjmになるよう調整する。有機5OGIIIBは、
配線層14A及び14Bのように配線間隔が狭い所でも
クラック発生がない。
(3)次に、有機5OGlli18をエッチバックする
ことにより14A−14Cの各配線層に対応して第1の
CVD1ilBの一部を露呈させると共に各配線層に基
づく段差部にSOG膜18の一部を残存させる。この場
合、配線層上方のCVD@部分に少しでも有機SOGが
残っていると、第7図及び第8図に示すようにコンタク
ト孔及び二層目の配線層を形成したとぎにコンタクト孔
内に残存SOGから有機系のガスや水分が放出されるた
め、上下配線の導通不良や配線腐蝕が生ずる。従って、
十分なバックエッチを行なわなければ高い歩留りや高い
信顆性は得られない、実際の超LSIでは、配線層の下
にフィールド絶縁膜やゲート電極層が形成されているた
め、第1図に示されている以上に多種多様な段差が生じ
ている。このため、注意深くエッチバックを行なっても
配線層上方のCVD膜部分に有機SOGが若干残存する
ことがある。
ことにより14A−14Cの各配線層に対応して第1の
CVD1ilBの一部を露呈させると共に各配線層に基
づく段差部にSOG膜18の一部を残存させる。この場
合、配線層上方のCVD@部分に少しでも有機SOGが
残っていると、第7図及び第8図に示すようにコンタク
ト孔及び二層目の配線層を形成したとぎにコンタクト孔
内に残存SOGから有機系のガスや水分が放出されるた
め、上下配線の導通不良や配線腐蝕が生ずる。従って、
十分なバックエッチを行なわなければ高い歩留りや高い
信顆性は得られない、実際の超LSIでは、配線層の下
にフィールド絶縁膜やゲート電極層が形成されているた
め、第1図に示されている以上に多種多様な段差が生じ
ている。このため、注意深くエッチバックを行なっても
配線層上方のCVD膜部分に有機SOGが若干残存する
ことがある。
残存する有機SOGによる導通不良発生等を低減するた
めには、上記のようなエッチバック処理の後、CVDl
1g16の露呈部分及び有機5OGli18の残存部分
を酸素プラズマにさらし、導通不良の原因にならないよ
うに改質する。この改質効果は、コンタクト孔の導通歩
留りの向上から確認されているが、そのメカニズムは解
明されていない、現在のところ、有機5OGIII中の
メチル基が酸素プラズマ中の活性な酸素原子と反応して
膜中から消滅し、残存する有機SOGの表面が上質な酸
化膜に変化するのではないかと考えられる。上記のよう
な改質効果は、有機SOG膜が薄い場合に認められ、有
機SOGwAが厚い場合にはコンタクト孔の導通歩留り
が逆に低下する。従って、製造工程的には、エッチバッ
ク処理の後に酸素プラズマ処理を行なうのが最もよい。
めには、上記のようなエッチバック処理の後、CVDl
1g16の露呈部分及び有機5OGli18の残存部分
を酸素プラズマにさらし、導通不良の原因にならないよ
うに改質する。この改質効果は、コンタクト孔の導通歩
留りの向上から確認されているが、そのメカニズムは解
明されていない、現在のところ、有機5OGIII中の
メチル基が酸素プラズマ中の活性な酸素原子と反応して
膜中から消滅し、残存する有機SOGの表面が上質な酸
化膜に変化するのではないかと考えられる。上記のよう
な改質効果は、有機SOG膜が薄い場合に認められ、有
機SOGwAが厚い場合にはコンタクト孔の導通歩留り
が逆に低下する。従って、製造工程的には、エッチバッ
ク処理の後に酸素プラズマ処理を行なうのが最もよい。
(4)上記のような酸素プラズマ処理の後、CVD1i
lBの露呈部分及び有機SOG膜18の残存部分をおお
って無機5OGl!I20を形成する。−例として、基
板上面に無機SOG液を回転塗布した後、窒素ガス中で
400℃30分の焼きしめ処理を行なうことにより無機
5OGli20を形成する。
lBの露呈部分及び有機SOG膜18の残存部分をおお
って無機5OGl!I20を形成する。−例として、基
板上面に無機SOG液を回転塗布した後、窒素ガス中で
400℃30分の焼きしめ処理を行なうことにより無機
5OGli20を形成する。
この場合、配線等のない平坦個所での無機SOG膜厚が
約0.14μ蹟となるようにシラノール化合物濃度及び
塗布回転数を調整する。
約0.14μ蹟となるようにシラノール化合物濃度及び
塗布回転数を調整する。
(5)次に、無機5OGlli20をエッチバックする
ことにより14A〜14Cの各配線層に対応して第1の
CVD1li16の一部を露呈させると共に各配線層に
基づく段差部にSOG膜20の一部を残存させる。無機
5OGliは、有機5OGIlliに比べてコンタクト
孔の導通歩留り劣化に及ぼす影響が少ないので、第5図
の工程でのエッチバックは、第3図の工程でのエッチバ
ックのように恋人りに行なわなくてよく、実際のLSI
では、配線層上方のCvDIII上に無機SOG膜がわ
ずかに残っていても問題ない、このように無機S’0G
ll120のエッチバックに厳密さが要求されないこと
は、良好な平坦性を得るのに好都合である。
ことにより14A〜14Cの各配線層に対応して第1の
CVD1li16の一部を露呈させると共に各配線層に
基づく段差部にSOG膜20の一部を残存させる。無機
5OGliは、有機5OGIlliに比べてコンタクト
孔の導通歩留り劣化に及ぼす影響が少ないので、第5図
の工程でのエッチバックは、第3図の工程でのエッチバ
ックのように恋人りに行なわなくてよく、実際のLSI
では、配線層上方のCvDIII上に無機SOG膜がわ
ずかに残っていても問題ない、このように無機S’0G
ll120のエッチバックに厳密さが要求されないこと
は、良好な平坦性を得るのに好都合である。
+61次G、:、CVDl1@16の露呈部分及び無機
SOG膜20の残存部分をおおってシリコンオキサイド
をプラズマCVD法等により約0.3μmの厚さで堆積
して第2のCVD膜22を形成する。
SOG膜20の残存部分をおおってシリコンオキサイド
をプラズマCVD法等により約0.3μmの厚さで堆積
して第2のCVD膜22を形成する。
(7)この後、ホトレジストをマスクとするドライエツ
チング処理により例えば配線層14Bの上の第1及び第
2のCVDl1@16及び22の一部にコンタクト孔2
4を形成する。
チング処理により例えば配線層14Bの上の第1及び第
2のCVDl1@16及び22の一部にコンタクト孔2
4を形成する。
(8)この後は、第2のCVD@22の上にAl2−C
u等の配線金属を被着してパターニングすることにより
二層目の配線層26を形成する。
u等の配線金属を被着してパターニングすることにより
二層目の配線層26を形成する。
次に、第9図乃至第12図を参照してこの発明の他の実
施例を説明する。この実施例は、第9図の前までは前述
した第1図乃至第3図の工程と同様のものであり、第9
図乃至第12図において第1図乃至第3図と同様な部分
には同様な符号を付しである。
施例を説明する。この実施例は、第9図の前までは前述
した第1図乃至第3図の工程と同様のものであり、第9
図乃至第12図において第1図乃至第3図と同様な部分
には同様な符号を付しである。
第9図の工程では、第1のCVD膜16の露呈部分及び
有機5OGIII18の残存部分をおおってシリコンオ
キサイド等の第2のCVD膜22を形成する。
有機5OGIII18の残存部分をおおってシリコンオ
キサイド等の第2のCVD膜22を形成する。
次に、第1O図の工程では、第2のCVD膜22をおお
って無機SOG膜2oを形成する。そして、第11図の
工程では、無機SOG膜2oをエッチバックする。
って無機SOG膜2oを形成する。そして、第11図の
工程では、無機SOG膜2oをエッチバックする。
次に、第12図の工程では、第2のCVD膜22の露呈
部分及び無機SOG膜2oの残存部分をおおって第3の
CVD膜2膜製8成する。
部分及び無機SOG膜2oの残存部分をおおって第3の
CVD膜2膜製8成する。
この後は、第7図で述べたと同様にして例えば配線層1
4Bに対するコンタクト孔を第1〜第3のCVD膜1G
、 22.28に設けてから、第8図で述べたと同様に
してコンタクト孔を介して一層目配線層と電気接触する
二層目の配線層を第3のCVD1!28の上に形成する
。
4Bに対するコンタクト孔を第1〜第3のCVD膜1G
、 22.28に設けてから、第8図で述べたと同様に
してコンタクト孔を介して一層目配線層と電気接触する
二層目の配線層を第3のCVD1!28の上に形成する
。
上記した各実施例の多層配線形成法によれば、11 (
7) CV DII16(7)上ニ有11 S OG1
1I18ヲ形成するので、配線間隔が狭い所でもクラッ
ク発生を防止することができる。また、有機SOG膜1
8をエッチバックした後、そのエッチバックに基づく凹
部を無機5OGlli20で埋めるようにしたので十分
な平坦性か得られる。その上、有機及び無機SOG膜の
エッチバックにより、さらには酸素プラズマ処理により
コンタクト孔内にSOGの劣化作用が及ばないようにし
たので、コンタクト孔内での導通不良や配線腐蝕を防止
することができる。
7) CV DII16(7)上ニ有11 S OG1
1I18ヲ形成するので、配線間隔が狭い所でもクラッ
ク発生を防止することができる。また、有機SOG膜1
8をエッチバックした後、そのエッチバックに基づく凹
部を無機5OGlli20で埋めるようにしたので十分
な平坦性か得られる。その上、有機及び無機SOG膜の
エッチバックにより、さらには酸素プラズマ処理により
コンタクト孔内にSOGの劣化作用が及ばないようにし
たので、コンタクト孔内での導通不良や配線腐蝕を防止
することができる。
[発明の効果コ
以上のように、この発明によれば、クラックのない平坦
性良好な層間絶縁膜を形成すると共にコンタクト孔内で
の配線腐蝕、導通不良等を未然に防止するようにしたの
で、超LSI等の多層配線形成において高歩留りを達成
できると共に信頼性の高い多層配線を実現できる効果が
得られるものである。
性良好な層間絶縁膜を形成すると共にコンタクト孔内で
の配線腐蝕、導通不良等を未然に防止するようにしたの
で、超LSI等の多層配線形成において高歩留りを達成
できると共に信頼性の高い多層配線を実現できる効果が
得られるものである。
第1図乃至第8図は、この発明の一実施例による多層配
線形成法を示す基板断面図、 第9図乃至第12図は、この発明の他の実施例による多
層配線形成法を示す基板断面図、第13図乃至第16図
は、従来の多層配線形成法を示す基板断面図である。 lO・・・半導体基板、12・・・絶縁膜、14A−1
4C・・・層目の配線層、16・・・第1のCVD[、
l・8・・・有機SOGg、20−@機5OGll!!
、 22−第2(DCVD膜、24・・・コンタクト孔
、26・・・二層目の配線層、28川第3のCVD月莫
。
線形成法を示す基板断面図、 第9図乃至第12図は、この発明の他の実施例による多
層配線形成法を示す基板断面図、第13図乃至第16図
は、従来の多層配線形成法を示す基板断面図である。 lO・・・半導体基板、12・・・絶縁膜、14A−1
4C・・・層目の配線層、16・・・第1のCVD[、
l・8・・・有機SOGg、20−@機5OGll!!
、 22−第2(DCVD膜、24・・・コンタクト孔
、26・・・二層目の配線層、28川第3のCVD月莫
。
Claims (1)
- 【特許請求の範囲】 1、(a)基板上に一層目の複数の配線層を並設する工
程と、 (b)前記基板上に各配線層をおおって第1の絶縁膜を
気相堆積法により形成する工程と、 (c)前記第1の絶縁膜をおおって有機スピンオンガラ
ス膜を形成する工程と、 (d)前記有機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第1の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記有機
スピンオンガラス膜の一部を残存させる工程と、 (e)前記第1の絶縁膜の露呈部分及び前記有機スピン
オンガラス膜の残存部分をおおって無機スピンオンガラ
ス膜を形成する工程と、 (f)前記無機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第1の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記無機
スピンオンガラス膜の一部を残存させる工程と、 (g)前記第1の絶縁膜の露呈部分及び前記無機スピン
オンガラス膜の残存部分をおおって第2の絶縁膜を気相
堆積法により形成する工程と、(h)前記第1及び第2
の絶縁膜を選択的にエッチングすることにより前記複数
の配線層のうち少なくとも1つの配線層の一部を露呈す
るコンタクト孔を形成する工程と、 (i)前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第2の絶縁膜の上に形成する工程とを含む多層
配線形成法。 2、前記有機スピンオンガラス膜をエッチバックした後
前記第1の絶縁膜の露呈部分及び前記有機スピンオンガ
ラス膜の残存部分を酸素プラズマにさらし、しかる後前
記無機スピンオンガラス膜を形成することを特徴とする
請求項1記載の多層配線形成法。 3、(a)基板上に一層目の複数の配線層を並設する工
程と、 (b)前記基板上に各配線層をおおって第1の絶縁膜を
気相堆積法により形成する工程と、 (c)前記第1の絶縁膜をおおって有機スピンオンガラ
ス膜を形成する工程と、 (d)前記有機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第1の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記有機
スピンオンガラス膜の一部を残存させる工程と、 (e)前記第1の絶縁膜の露呈部分及び前記有機スピン
オンガラス膜の残存部分をおおって第2の絶縁膜を気相
堆積法により形成する工程と、(f)前記第2の絶縁膜
をおおって無機スピンオンガラス膜を形成する工程と、 (g)前記無機スピンオンガラス膜をエッチバックする
ことにより各配線層に対応して前記第2の絶縁膜の一部
を露呈させると共に各配線層に基づく段差部に前記無機
スピンオンガラス膜の一部を残存させる工程と、 (h)前記第2の絶縁膜の露呈部分及び前記無機スピン
オンガラス膜の残存部分をおおって第3の絶縁膜を気相
堆積法により形成する工程と、(i)前記第1乃至第3
の絶縁膜を選択的にエッチングすることにより前記複数
の配線層のうち少なくとも1つの配線層の一部を露呈す
るコンタクト孔を形成する工程と、 (j)前記コンタクト孔で一部が露呈された配線層に対
して該コンタクト孔を介して電気接触する二層目の配線
層を前記第3の絶縁膜の上に形成する工程とを含む多層
配線形成法。 4、前記有機スピンオンガラス膜をエッチバックした後
前記第1の絶縁膜の露呈部分及び前記有機スピンオンガ
ラス膜の残存部分を酸素プラズマにさらし、しかる後前
記第2の絶縁膜を形成することを特徴とする請求項3記
載の多層配線形成法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018447A JP2518435B2 (ja) | 1990-01-29 | 1990-01-29 | 多層配線形成法 |
US07/643,891 US5110763A (en) | 1990-01-29 | 1991-01-22 | Process of fabricating multi-level wiring structure, incorporated in semiconductor device |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018447A JP2518435B2 (ja) | 1990-01-29 | 1990-01-29 | 多層配線形成法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03222426A true JPH03222426A (ja) | 1991-10-01 |
JP2518435B2 JP2518435B2 (ja) | 1996-07-24 |
Family
ID=11971879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018447A Expired - Lifetime JP2518435B2 (ja) | 1990-01-29 | 1990-01-29 | 多層配線形成法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5110763A (ja) |
JP (1) | JP2518435B2 (ja) |
DE (1) | DE4102422A1 (ja) |
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JP2518435B2 (ja) | 1996-07-24 |
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