KR100227622B1 - 반도체 소자의 비트 라인 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자이 비트 라인(bit line) 형성시 콘택홀 사이즈에서 확산 방지막의 열악한 스텝 커버러지(step coverage) 특성을 개선하기 이하여 폴리실리콘 형성한 후 IPO를 증착하기 전에 확산 방지막을 미리 증착하고 콘택홀을 나중에 형성하여 확산 방지막이 열악한 층덮힘성을 개선함으로써 디바이스의 신뢰도를 높일 수 있는 반도체 소자이 비트 라인 형성 방법이 제시 된다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 비트 라인 형성 방법에 관한 것이다.
종래의 반도체 소자의 비트 라인 형성 방법을 공정 순서로 살펴보면 다음과 같다. 먼저 반도체 기판 상부에 폴리실리콘 및 소오스/드레인을 형성한 후 IPO/BPSG를 코팅한다. IPO/BPSG의 선택된 영역을 식각하여 콘택(contact)을 오픈(open)하고 스퍼터링(sputtering) 방법으로 호가산 방지막(Ti/TiN)을 증착된 다음 전면(blanket)에 텅스텐을 CVD 방법으로 증착한다.
그러나 최근에는 반도체 디바이스의 집적도가 높아짐에 따라 콘택홀의 크기가 작아지고, 종횡비(aspect ratio)가 커지면서 스퍼터링 방법을 이용한 확산 방지막이 층덮힘성이 매우 어렵게 되었다. 특히 콘택 하부(bottom)의 확산 방지막 두께가 임계 두께 이하일 경우 WF6가 기판인 Si쪽으로 확산해 들어가고 Si도 W쪽으로 확산해 들어가 접합(junction) 파괴나 누설 전류 및 콘택 저항이 증가하는 등의 문제점을 일으키게 된다.
따라서, 본 발명은 콘택에서의 확산 방지막 층덮힘상을 개선하여 반도체 디바이스의 신뢰성을 향상시킬 수 있는 반도체 소자의 비트 라인 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 트랜지스터의 구조가 형성된 반도체 기판 상부에 Ti층 및 제1 TiN층을 형성하는 단계와, 상기 제1 TiN층 및 Ti층의 선택된 영역을 제외한 나머지 부분을 제거한 후 제1 열처리 공정을 수행하는 단계와, 상기 제1 열처리 공정을 수행한 후 평탄화 절연막을 형성하는 단계와, 상기 평탄화 절연막의 선택된 영역을 순차적으로 식각하여 제1 TiN층을 노출시켜 콘택홀을 형성하는 단계와, 전체 구조 상부에 제2 Ti층을 형성한 후 제2 열처리 공정을 수행하는 단계와, 상기 열처리 공정을 수행한 후 텅스텐을 증착하고 반사 억제층을 형성하는 단계와, 상기 반사 억제층, 텅스텐 및 제2 TiN층의 선택된 영역을 순차적으로 제거하는 단계로 이루어진 것을 특징으로 한다.
제1(a)도 내지 제1(c)도는 본 발명에 따른 반도체 소자의 비트 라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 접합 영역 4 : 폴리실리콘
5 : Ti층 6 : 제1 TiN층
7 : IPO 8 : BPSG
9 : 제2 TiN층 10 : 텅스텐
11 : ARC TiN층
본 발명은 종래의 반도체 소자의 비트 라인 형성 방법에서 야기되는 문제점을 해결하기 위해 종래의 공정 순서를 바꾼다. 즉 폴리실리콘 및 소오스/드레인 형성 후 IPO/BPSG를 코팅하지 않고 직접 확산 방지막(Ti/TiN)을 증착한다. 그 다음 콘택 지역에만 확산 방지막을 남겨두고 나머지 부분을 식각한 후 콘택홀을 형성하여 비트 라인을 만들어 콘택에서의 확산 방지막의 스텝 커버러지(step coverage)를 개선한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1(a)도 및 제1(c)도는 본 발명에 따른 반도체 소자의 비트 라인 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 제1(a)도에 도시된 바와 같이 반도체 기판(1) 상부의 선택된 영역에 필드 산화막(2) 및 접합 영역(3)을 형성한다. 형성된 접합 영역(3)에 소오스/드레인을 확정한 후 반도체 기판(1) 상부의 선택된 영역에 폴리실리콘층(4)을 형성한다. 전체 구조 상부에 확산 방지막을 형성한다. 즉 Ti층(5)을 약 200600, 제1 TiN층(6)을 약 4001000의 두께로 스퍼티링 방법에 의해 증착(deposition) 한다.
제1(b)도에 도시된 바와 같이 콘택홀이 형성될 부분에만 확산 방지막을 남겨 놓고 나머지 부분은 C1기를 이용하여 플라즈마 식각한다. 그리고 급속 열처리(Rapid Thermal Processing; RTP) 방법이나 반응로에서의 열처리(Furnace Annealing; FA) 방법을 N2분위기에 실시하여 콘택 저항 및 확산 방지막의 특성을 보강한다. 이때, RTP는 N2분위기에서 600700의 온도로 515초 실시하고 FA는 저압용 반응로의 N2분위기에서 600700의 온도로 515분간 실시한다. 다음으로 IPO(7) 및 BPSG(8)를 코팅한 다음 평탄화시킨다. 그리고 콘택 홀이 형성된 부분이 BPSG(8) 및 IPO(7)를 순차적으로 식각하여 제1 TiN층(6)을 노출시켜 콘택홀을 형성한다.
제1(c)도에 도시된 바와 같이 텅스텐과 산화막과 접착력을 고려하여 제2 Ti층(9)을 약 200600정도의 두께로 형성한 후 RTP 방법이나 FA 방법을 실시한다. 이때, RTP는 N2또는 N2와 H2의 혼합 가스 분위기에서 600700의 온도로 515초 실시하고 FA는 N2또는 N2와 H2의 혼합 가스 분위기에서 600700의 온도로 515분간 실시한다. 열처리 공정을 수행한 후 텅스텐(10)을 증착한다. 이때, 텅스턴은 350500의 증착 온도에서 7001000의 두께로 증착한다. 마지막 공정으로 반사 억제층인 ARC TiN층(11)을 약 200300의 두께로 증착한다.
상술한 바와 같이 종래에는 콘택에서의 확산 방지막 층덮힘성의 불량으로 디바이스의 신뢰도 확보가 어려웠으나 본 발명에 따라 공정 순서를 바꿈으로서 콘택에서의 확산 방지막 스텝 커버리지(step coverage)를 대폭 개선하여 디바이스이 신뢰도를 높일 수 있는 훌륭한 효과가 있다.
Claims (13)
- 트랜지스터의 구조가 형성된 반도체 기판 상부에 Ti층 및 제1 TiN층을 형성하는 단계와, 상기 제1 TiN층 및 Ti층의 선택된 영역을 제외한 나머지 부분을 제거한 후 제1 열처리 공정을 수행하는 단계와, 상기 제1 열처리 공정을 수행한 후 평탄화 절연막을 형성하는 단계와, 상기 평탄화 절연막의 선택된 영역을 순차적으로 식각하여 제1 TiN층을 노출시켜 콘택홀을 형성하는 단계와, 전체 구조 상부에서 제2 Ti층을 형성한 후 제2 열처리 공정을 수행하는 단계와, 상기 열처리 공정을 수행한 후 텅스텐을 증착하고 반사 억제층을 형성하는 단계와, 상기 반사 억제층, 텅스텐 및 제2 TiN층의 선택된 영역을 순차적으로 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제1항에 있어서, 상기 Ti층은 200 내지 600의 두께로 향성하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제1항에 있어서, 상기제1 TiN층은 400 내지 1000의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제1항에 있어서, 상기 제1 TiN층 및 Ti층은 Cl기를 이용한 플라즈마 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제1항에 있어서, 상기 제1 열처리 공정은 급속 열처리 공정 및 반응로에서의 열처리 공정중 어느 하나의 공저으로 실시하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제5항에 있어서, 상기 급속 열처리 공정은 N2분위기에서 600 내지 700의 온도 조건에서 5 내지 15초 동안 실시하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
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- 제5항에 있어서, 상기 반응로에서 열처리 공정은 N2분위기에서 600 내지 700"이 온도 조건으로 5 내지 15분간 실시하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제1항에 있어서, 상기 제2 Ti층은 200 내지 600의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제1항에 있어서, 상기 제2 열처리 공정은 금속 열처리 공정 및 반응로에의 열처리 공정중 어느 하나의 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
- 제10항에 있어서, 상기 급속 열처리 공정은 N2및 N2와 H2의 혼합 가스중 어느 하나의 분위기에서 600 내지 700의 온도 조건으로 5 내지 15초간 실시하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
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- 제1항에 있어서, 상기 텅스텐은 350 내지 500의 증착 온도에서 600 내지 1000의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성 방법.
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