KR100250730B1 - 반도체 소자의 베리어 금속층 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 베리어 금속층 형성방법에 관한 것으로, 소정의 공정을 거친 실리콘 기판 상에 접합영역이 노출되도록 콘택홀을 형성하고, 실리콘 기판의 전체 상부면에 티타늄층 및 TiNF층을 순차적으로 형성한 후 열처리 공정을 실시하여 접합 스파이킹을 억제하며 또한 TiNF층의 표면의 원자 유동성을 양호하게 하므로써 후속 공정의 스텝 커버리지가 양호한 금속층을 형성 할 수 있는 효과가 있다.
Description
본 발명은 베리어 금속층 형성방법에 관한 것으로 특히, 콘택홀을 형성한 후 접합영역 및 금속층 간의 접합 스파이킹을 방지하기 위한 베이어 금속층 형성시 후속 공정의 양호한 금속층 형성을 위한 반도체 소자의 베리어 금속층 형성방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 제조공정에서 금속층은 이중 또는 다중구조로 형성되며, 상기 금속층이 실리콘 기판 상에 증착되는 경우 금속층과 실리콘 기판에 형성된 접합영역 사이에서 발생되는 접합스파이킹(Junction Spiking)을 방지하기 위해 상기 금속층을 증착하기 전에 실리콘기판 상에 확산방지용 베리어금속(Barrier Metal)층을 증착한다. 베리어 금속층으로는 티타늄(Ti) 및 티타늄 나이트라이드(TiN)가 적층된 형태로 이용되고 있으며 이에 대한 형성방법을 도1a 내지 도1c에 도시하였다. 도1a 내지 도1c는 종래 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도로서, 도1a는 접합영역(2)이 형성된 실리콘 기판(1)의 전체 상부면에 절연막(3)을 형성한 후 접합영역(2)이 노출되도록 절연막(3)을 식각하여 콘택홀(10)을 형성한 상태로 도시한다. 도1b는 실리콘 기판(1)의 전체 상부면에 티타늄층(4) 및 티타늄 나이트라이드층(5)을 순차적으로 형성한 상태를 도시한다. 도 1c는 티타늄 나이트라이드층(5)상에 알루미늄(A1)으로 이루어지는 금속층(6)을 형성한 상태를 도시한다. 이때, 화살표 A로 도시한 바와 같이 알루미늄은 티타늄 나이트라이드층(5) 상에서 스텝 커버리지(Step Coverage) 악화로 인하여 단락되는 현상이 발생되며, 또한 티타늄층(4)이 티타늄 실리사이드층으로 변하면서 접합영역(2)내의 실리콘 원자(Si)를 소모하여 화살표 B로 도시된 바와 같이 스텝 커버리지가 나쁜 티타늄층(4) 부분에 접합 스파이킹이 발생되는 문제가 있다.
따라서 본 발명은 소정의 제조공정을 거친 실리콘 기판 상에 베리어 금속층으로 티타늄층을 형성하고, 이 타타늄층 상에 TiNF층을 형성한 후 열처리 공정을 실시하여 이 TiNF층의 표면에서 원자의 유동성을 양호하게 할 수 있는 반도체 소자의 베리어 금속층 형성방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명의 베리어 금속층 형성방법은 소정의 공정을 거친 실리콘 기판 상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 식각하여 콘택홀을 형성하는 단계와, 실리콘 기판의 전체 상부면에 티타늄층 및 TiNF층을 순차적으로 형성하는 단계와, TiNF층 상에 열처리 공정을 실시하는 단계로 이루어진다.
제1a도 내지 제1c도는 종래 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 2 및 12 : 접합영역
3 및 13 : 절연막 4 및 14 : 티타늄층
5 : 티타늄 나이트라이드층 6 및 16 : 금속층
10 및 20 : 콘택홀 15 : TiNF층
이하, 본 발명에 따른 반도체 소자의 베리어 금속층 형성방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 2c는 본 발명에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도로서, 도 2a는 접합영역(12)이 형성된 실리콘 기판(11)의 전체 상부면에 절연막(13)을 형성한 후 접합영역(12)이 노출되도록 절연막(13)을 식각하여 콘택홀(20)을 형성한 상태를 도시한다.
도 2b는 실리콘 기판(11)의 전체 상부면에 티타늄층(14) 및 TiNF층(15)을 순차적으로 형성한 후 TiNF층(15) 상에 열처리 공정을 실시한 상태를 도시한다.
TiNF층(15)은 NF3가스를 이용하여 반응성(Reactive) 스퍼터링 방법으로 500 내지 1500Å의 두께로 형성한다. 그리고, 열처리 공정은 400 내지 500℃의 온도 및 질소(N2)가스 분위기 조건에서 실시된다.
도 2c는 후속 공정을 TiNF층(15) 상에 알루미늄(A1)으로 이루어지는 금속층(16)을 형성한 상태를 도시한다. 이때, TiNF층(15)의 표면은 원자의 유동성 증가로 인하여 스텝 커버리지가 양호한 금속층(16)을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면 소정의 제조공정을 거친 실리콘 기판 상에 베리어 금속층으로 티타늄층을 형성한 후 이 티타늄층상에 TiNF층을 형성하고, 열처리 공정을 실시하여 후속 공정의 금속층 형성시 접합 스파이킹을 억제하며 또한 TiNF층의 표면의 원자 유동성을 양호하게 하므로써 스텝 커버리지가 양호한 금속층을 형성할 수 있는 효과가 있다.
Claims (3)
- 반도체 소자의 베리어 금속층 형성방법에 있어서,접합영역 등 금속층을 형성하기 위한 하부구조가 형성된 실리콘 기판의 전체 상부면에 절연막을 형성한 후 상기 접합영역이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계와,상기 실리콘 기판의 전체 상부면에 티타늄층을 형성하고, 상기 티타늄층 상에 NF3가스를 이용한 반응성 스퍼터링 방법으로 TiNF층을 순차적으로 형성하는 단계와,상기 TiNF층 상에 열처리 공정을 실시하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
- 제 1 항에 있어서,상기 TiNF층은 500 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
- 제 1 항에 있어서,상기 열처리 공정은 400 내지 500℃의 온도 및 질소 가스 분위기 조건에서 실시되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
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|---|---|---|---|---|
| KR100687864B1 (ko) * | 2004-12-30 | 2007-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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| JPH04100221A (ja) * | 1990-08-18 | 1992-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR960026241A (ko) * | 1994-12-31 | 1996-07-22 | 김주용 | 반도체 소자 제조방법 |
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- 1996-12-28 KR KR1019960074954A patent/KR100250730B1/ko not_active IP Right Cessation
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| JPH04100221A (ja) * | 1990-08-18 | 1992-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
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| KR100687864B1 (ko) * | 2004-12-30 | 2007-02-27 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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