KR100217916B1 - 반도체 소자의 베리어 금속층 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 베리어 금속층 형성방법을 제공하는 것으로, 인시튜 방식으로 실리콘 기판상에 제1 및 제2 금속층을 형성한 후 열처리 공정으로 제1 및 제2 베리어 금속층을 형성하므로써 접합 영역내의 실리콘 원자가 감소되는 것이 방지되기 때문에 접합 스파이킹이 일어나지 않게 되어 소자의 수율을 향상시킬 수 있다.

Description

반도체 소자의 베리어 금속층 형성방법
제1(a)도 내지 제1(d)도는 종래 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도.
제2(a)도 내지 제2(f)도는 본 발명의 제1 실시예에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도.
제3(a)도 내지 제3(e)도는 본 발명의 제2 실시예에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 및 21 : 실리콘 기판 12 및 22 : 접합 영역
13 및 23 : 절연막 14 : 실리콘층
15 및 25 : 제1 금속층 15A 및 25A : 제1 베리어 금속층
16 및 26A : 제2 베리어 금속층 17 및 27 : 제3 금속층
26 : 제2 금속층 19 및 29 : 콘택홀
본 발명은 반도체 소자의 베리어 금속층 형성방법에 관한 것으로, 특히 금속층 형성기 접합 스파이킹(Junction Spiking)을 방지하도록 한 반도체 소자의 베리어 금속층 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로 형성되며, 금속층이 실리콘 기판상에 증착되는 경우 금속층과 실리콘의 접합 영역 사이에서 발생되는 접합 스파이킹을 방지하기 위해 금속층을 증착하기 전에 실리콘 기판상에 확산 방지용 베리어 금속(Barrier Metal)을 증착한다. 베리어 금속으로는 티타늄(Ti) 및 티타늄 나이트라이드(TiN)를 사용하는데, 그러면 종래 반도체 소자의 베리어 금속층 형성방법을 텀부 도면을 참조하여 설명하면 다음과 같다.
제1(a)도 내지 제1(d)도는 종래 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도이다.
제1(a)도는 접합 영역(2)이 형성된 실리콘 기판(1)상에 절연막(3)을 형성한 후 접합 영역(2)이 노출되도록 절연막(3)을 패터닝하여 콘택홀(9)을 형성한 상태의 단면도이다.
제1(b)도는 절연막(3) 및 접합 영역(2)상에 티타늄(Ti)을 증착시켜 티타늄층(5)을 형성한 상태의 단면도이다.
제1(c)도는 티타늄층(5)상에 티타늄 나이트라이드(TiN)를 증착시켜 티타늄나이트라이드층(6)을 형성한 후 열처리(Annealing)한 상태의 단면도이다. 이때 티타늄층(5)은 열처리에 의해 티타늄 실리사이드층(5A)으로 변화된다.
제1(d)도는 티타늄 나이트라이드층(6)상에 금속층(7)을 형성한 상태의 단면도로서, 이때 금속층(7)이 실리콘 원자(Si)의 결핍으로 접합 영역(2)을 뚫고나오는 접합 스파이킹(8)이 발생된다.
즉, 베리어 금속층으로 사용되는 티타늄(Ti) 및 티타늄 나이트라이드(TiN)는 열처리 공정에 의해 티타늄 원자가 실리콘 원자와 결합할 때 티타늄 원자 1개에 실리콘 원자 2개와 결합하기 때문에 티타늄 실리사이드(TiSix)형성시 실리콘 원자의 결핍으로 인하여 스파이킹(8)이 발생되는 문제가 있다.
따라서, 본 발명은 얕은 접합(Shal low Junction)에 존재하는 실리콘 원자의 소모량을 최소화하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 베리어 금속층 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제1 실시예는 소정의 공정을 거친 실리콘 기판의 접합 영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 절연막 및 노출된 접합 영역상에 실리콘층 및 몰리브덴을 순차적으로 형성한 후 열처리 공정을 실시하여 제1 베리어 금속층을 형성하는 단계와, 상기 제1 베리어 금속층상에 제2 베리어 금속층을 형성하는 단계와, 상기 제2 베리어 금속층상에 제3 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제2 실시예는 소정의 공정을 거친 실리콘 기판의 접합 영역이 노출되도록 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 절연막 및 노출된 접합 영역상에 파라듐 및 티타늄을 순차적으로 형성한 후 열처리 공정을 실시하여 제1 및 제2 베리어 금속층으로 변환시키는 단계와, 상기 제2 베리어 금속층상에 제3 금속층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2f 도는 본 발명의 제1 실시예에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도이다.
제2(a)도는 소정의 공정을 거친 실리콘 기판(11)의 접합 영역(12)이 노출되도록 절연막(13)을 패터닝하여 콘택홀(19)을 형성한 상태의 단면도이다.
제2(b)도는 절연막(13) 및 노출된 접합 영역(12)상에 실리콘(Si)을 증착하여 실리콘층(14)을 형성한 상태의 단면도이다. 실리콘층(14)은 100 내지 500Å이 두께로 형성된다.
제2(c)도는 실리콘층(14)상에 제1 금속층(15)을 형성한 상태의 단면도이다.
제1 금속층(15)은 몰리브덴(Mo)으로 이루어지며 300 내지 1000Å의 두께로 형성된다.
제2(d)도는 실리콘 기판(11)을 열처리하여 제1 베리어 금속층(15A)을 형성한 상태의 단면도이다. 이때 제1 베리어 금속층(15A)은 열처리 공정에 의해 실리콘층(14) 및 제1 금속층(15)이 서로 반응하여 형성된다. 열처리 공정은 100 내지 600℃의 온도 조건으로 실시된다.
제2(e)도는 제1 베리어 금속층(15A)상에 제2 베리어 금속층(16)을 형성한 상태의 단면도이다. 제2 베리어 금속층(16)은 티타늄을 타켓으로 하여 질소(N2) 가스 분위기하에서 형성되는데, 형성된 제2 베리어 금속층(16)은 산화 티타늄 나이트라이드(TiNO) 이다.
제2(f)도는 제2 베리어 금속층(16)상에 제3 금속층(17)을 형성한 상태의 단면도이다. 제3 금속층은 알루미늄(Al)으로 이루어진다.
상기와 같은 공정으로 제3 금속층(17)은 제1 및 제2 베리어 금속층(15A 및 16)에 의해 접합 스파이킹이 일어나지 않는다.
제3(a)도 내지 제3(e)도는 본 발명의 제2 실시예에 따른 반도체 소자의 베리어 금속층 형성방법을 설명하기 위한 소자의 단면도이다.
제3(a)도는 소정의 공정을 거친 실리콘 기판(21)의 접합 영역(22)이 노출되도록 절연막(23)을 패터닝하여 콘택홀(29)을 형성한 상태의 단면도이다.
제3(b)도는 절연막(23) 및 노출된 접합 영역(22)상에 제1 금속층(25)을 형성한 상태의 단면도이다. 제1 금속층(25)은 파라듐(Pb)으로 이루어지며 100 내지 500Å의 두께로 형성된다.
제3(c)도는 제1 금속층(25)상에 제2 금속층(26)을 형성한 상태의 단면도이다. 제2 금속층(26)은 티타늄(Ti)으로 이루어진다.
제3(d)도는 실리콘 기판(21)을 열처리하여 제1 및 제2 베리어 금속층(25A 및 26A)을 형성한 상태의 단면도이다. 이때 제1 베리어 금속층(25A)은 열처리 공정에 의해 제1 금속층(25) 및 실리콘 원자(Si)와 반응하는데, 제1 금속층(25)은 파라듐(Pd)으로 파라듐 원자 2개와 실리콘 원자 1개가 반응하여 형성되고, 제2 베리어 금속층(26A)은 열처리 공정에 위해 제2 금속층(26) 및 산소(O2) + 질소(N2) 가스의 반응으로 형성된다. 열처리 공정은 질소(N2) 가스 또는 산소(O2) 및 질소(N2) 가스 또는 산화질소(N2O) 가스 분위기하에서 100 내지 550℃의 온도 조건으로 실시된다.
제3(e)도는 제2 베리어 금속층(26A)상에 제3 금속층(27)을 형성한 상태의 단면도이다. 제3 금속층(27)은 알루미늄(Al)으로 이루어진다.
상기 각 단계는 인시튜(In Suit) 방식으로 실시된다.
상기 본 발명의 제2 실시예에서는 제1 및 제2 금속층(25 및 26)을 순차적으로 형성한 후 열처리 공정에 의해 제1 및 제2 베리어 금속층(25A 및 26A)을 형성하였으나, 다른 방법에 의하면 제1 금속층(25)을 실리콘 원자(Si)와 함께 형성하고, 제2 금속층(26)을 형성한 후 열처리 공정에 의해 제1 및 제2 베리어 금속층(25A 및 26A)을 형성하여도 된다.
상기와 같은 공정으로 제3 금속층(27)은 제1 및 제2 베리어 금속층(25A 및 26A)에 의해 접합 스파이킹이 일어나지 않는다.
상술한 바와 같이 본 발명에 의하면 인시튜 방식으로 실리콘 기판상에 제1 및 제2 금속층을 형성한 후 열처리 공정으로 제1 및 제2 베리어 금속층을 형성하므로써 접합 영역내에서 실리콘 원자가 감소되는 것이 방지되기 때문에 접합 스파이킹이 일어나지 않게 되어 소자의 수율을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (16)

  1. 소정의 공정을 거친 실리콘 기판의 접합 영역이 노출되도록 절연막을 패터닝 하여 콘택홀을 형성하는 단계와, 상기 절연막 및 노출된 접합 영역상에 실리콘층 및 몰리브덴을 순차적으로 형성한 후 열처리 공정을 실시하여 제1 베리어 금속층을 형성하는 단계와, 상기 제1 베리어 금속층상에 제2 베리어 금속층상에 제2 베리어 금속층을 형성하는 단계와, 상기 제2 베리어 금속층상에 제3 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  2. 제1항에 있어서, 실리콘층은 100 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  3. 제1항에 있어서, 상기 몰리브덴은 300 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  4. 제1항에 있어서, 상기 열처리 공정은 100 내지 600℃의 온도조건에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  5. 제1항에 있어서, 상기 제2 베리어 금속층은 티타늄을 타켓으로 하여 질소 가스 분위기하에서 형성되는 것을 하는 반도체 소자의 베리어 금속층 형성방법.
  6. 제1항에 있어서, 상기 제3 금속층은 알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  7. 제1항에 있어서, 상기 각 단계는 인시튜 방식으로 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  8. 소정의 공정을 거친 실리콘 기판의 접합 영역이 노출되도록 절연말을 패터닝하여 콘택홀을 형성하는 단계와, 상기 절연막 및 노출된 접합 영역상에 파라듐 및 티타늄을 순차적으로 형성한 후 열처리 공정을 실시하여 제1 및 제2 베리어 금속층으로 변화시키는 단계와, 상기 제2 베리어 금속층상에 제3 금속층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  9. 제8항에 있어서, 상기 제1 금속층은 100 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  10. 제8항에 있어서, 상기 열처리 공정은 100 내지 550℃의 온도 조건에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  11. 제8항 또는 제10항에 있어서, 상기 열처리 공정은 질소 및 산소 가스 분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  12. 제8항 또는 제9항에 있어서, 상기 열처리 공정은 산화질소 가스 분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  13. 제8항에 있어서, 상기 제2 베리어 금속층은 티타늄이 산소 및 질소 가스와 반응하여 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  14. 제8항에 있어서, 상기 제3 금속층은 알루미늄으로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  15. 제8항에 있어서, 상기 제1 베리어 금속층은 파라듐 및 실리콘 원자를 타켓으로 하여 형성되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
  16. 제8항에 있어서, 상기 각 단계는 인시튜 방식으로 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성방법.
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