JP2741799B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2741799B2 JP2741799B2 JP3102817A JP10281791A JP2741799B2 JP 2741799 B2 JP2741799 B2 JP 2741799B2 JP 3102817 A JP3102817 A JP 3102817A JP 10281791 A JP10281791 A JP 10281791A JP 2741799 B2 JP2741799 B2 JP 2741799B2
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- film
- wiring
- wsix
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、更に詳しくはタングステンを配線膜として用い
た時に素子の平坦化が実現できる多層配線技術に関する
ものである。
に関し、更に詳しくはタングステンを配線膜として用い
た時に素子の平坦化が実現できる多層配線技術に関する
ものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】デバイ
スの高集積化により多層配線技術が活発に用いられてい
るが平坦化を行うのに大きな問題がある。また、Ａｌ・
Ｓｉ配線の断線（ストレス・マイグレーション）も大き
な問題となる。配線の信頼性を上げるにはタングステン
を用いることが有望視されているが、抵抗が高いため配
線膜厚を厚くする必要がある。このため、段差が必然的
に大きくなるのが避けられなかった。従って、多層配線
を行った時に平坦化を実現するのが難しい。この発明は
素子の平坦化を実現できるタングステンを用いた多層配
線技術を提供するものである。
スの高集積化により多層配線技術が活発に用いられてい
るが平坦化を行うのに大きな問題がある。また、Ａｌ・
Ｓｉ配線の断線（ストレス・マイグレーション）も大き
な問題となる。配線の信頼性を上げるにはタングステン
を用いることが有望視されているが、抵抗が高いため配
線膜厚を厚くする必要がある。このため、段差が必然的
に大きくなるのが避けられなかった。従って、多層配線
を行った時に平坦化を実現するのが難しい。この発明は
素子の平坦化を実現できるタングステンを用いた多層配
線技術を提供するものである。
【０００３】
【課題を解決するための手段及び作用】この発明は、コ
ンタクトホールを有する層間絶縁膜上にＷ（タングステ
ン）配線を施して多層配線を行うに際して、コンタクト
ホール形成後に、ＣＶＤ法によりＷＳｉｘ膜およびＷ膜
を順次形成してコンタクトホールを埋め込み、リソグラ
フィーおよび反応性イオンエッチング法によりＷ／ＷＳ
ｉｘ配線を形成した後にＮＨ3 雰囲気中で実質的に短時
間のアニールを行いＷ膜とＷＳｉｘ膜の界面及びＷ膜の
表面にＷ 2 Ｎからなる窒化膜を形成することにより上記
配線を高耐熱化し、その後平坦化可能な絶縁膜を堆積
し、高温熱処理を行い平坦化することからなる半導体装
置の製造方法である。すなわち、この発明は、ＣＶＤ−
ＷＳｉｘ膜およびＣＶＤ−Ｗ膜をコンタクトホールに埋
め込み配線として順次形成した後に短時間でＮＨ3 アニ
ールを行い、配線として上部のＷ膜の表面に高耐熱材料
のＷ2 Ｎを有するＷ膜配線を形成できるようにするとと
もに、ＷＳｉｘ膜とＷ膜との界面にも窒化物を形成で
き、それによって上層に積層されるＢＰＳＧ膜などの絶
縁膜を平坦化するための高温熱処理が付されてもＷ2 Ｎ
膜でＢＰＳＧ膜とＷ膜との界面に酸化物が形成されるの
が防止でき、またＷＳｉｘ膜とＷ膜との界面の窒化膜が
コンタクトホールからのＳｉの吸い上げを阻止してコン
タクトホールがえぐられるのを防止できる。この発明に
おける層間絶縁膜としては、不純物が添加されないノン
・ドープなＳｉＯ2 膜が代表的なものとして挙げられ
る。他に用いられるものとしてＳｉを含むＰＳＧ膜やＢ
ＰＳＧ膜を挙げることができる。この発明の方法では、
層間絶縁膜に形成されたコンタクトホールにＷＳｉｘ膜
及びＷ膜がこの順で埋め込まれる。両膜ともＣＶＤ法を
用いてコンタクトホールを含む層間絶縁膜上の全面にＷ
Ｓｉ膜及びＷ膜を順次積層した後リソグラフィーとＲＩ
Ｅのドライエッチングにより同時に除去して形成され
る。その後、ＮＨ3 雰囲気により１０〜３０秒の短時間
で、６００〜９００℃の温度で熱処理に付される。処理
時間を６０秒以上に高くするのは好ましくない。この
時、Ｗ膜表面にはＷ2 Ｎの薄膜が形成され、また、Ｎが
Ｗ膜中を拡散してＷ膜とＷＳｉｘ膜との界面にＷＮ等の
窒化膜が形成される。その後、ＢＰＳＧ膜（ボロンとリ
ンを含むガラス膜）を堆積して平坦化に十分な温度、例
えば９００℃でリフローを行うことでＢＰＳＧ膜の平坦
化を実現できることになる。さらに、Ｗ膜と接続するた
めのコンタクトホールを作成することで上層にＷの配線
層を形成して最終的に平坦化された素子を得ることがで
きる。
ンタクトホールを有する層間絶縁膜上にＷ（タングステ
ン）配線を施して多層配線を行うに際して、コンタクト
ホール形成後に、ＣＶＤ法によりＷＳｉｘ膜およびＷ膜
を順次形成してコンタクトホールを埋め込み、リソグラ
フィーおよび反応性イオンエッチング法によりＷ／ＷＳ
ｉｘ配線を形成した後にＮＨ3 雰囲気中で実質的に短時
間のアニールを行いＷ膜とＷＳｉｘ膜の界面及びＷ膜の
表面にＷ 2 Ｎからなる窒化膜を形成することにより上記
配線を高耐熱化し、その後平坦化可能な絶縁膜を堆積
し、高温熱処理を行い平坦化することからなる半導体装
置の製造方法である。すなわち、この発明は、ＣＶＤ−
ＷＳｉｘ膜およびＣＶＤ−Ｗ膜をコンタクトホールに埋
め込み配線として順次形成した後に短時間でＮＨ3 アニ
ールを行い、配線として上部のＷ膜の表面に高耐熱材料
のＷ2 Ｎを有するＷ膜配線を形成できるようにするとと
もに、ＷＳｉｘ膜とＷ膜との界面にも窒化物を形成で
き、それによって上層に積層されるＢＰＳＧ膜などの絶
縁膜を平坦化するための高温熱処理が付されてもＷ2 Ｎ
膜でＢＰＳＧ膜とＷ膜との界面に酸化物が形成されるの
が防止でき、またＷＳｉｘ膜とＷ膜との界面の窒化膜が
コンタクトホールからのＳｉの吸い上げを阻止してコン
タクトホールがえぐられるのを防止できる。この発明に
おける層間絶縁膜としては、不純物が添加されないノン
・ドープなＳｉＯ2 膜が代表的なものとして挙げられ
る。他に用いられるものとしてＳｉを含むＰＳＧ膜やＢ
ＰＳＧ膜を挙げることができる。この発明の方法では、
層間絶縁膜に形成されたコンタクトホールにＷＳｉｘ膜
及びＷ膜がこの順で埋め込まれる。両膜ともＣＶＤ法を
用いてコンタクトホールを含む層間絶縁膜上の全面にＷ
Ｓｉ膜及びＷ膜を順次積層した後リソグラフィーとＲＩ
Ｅのドライエッチングにより同時に除去して形成され
る。その後、ＮＨ3 雰囲気により１０〜３０秒の短時間
で、６００〜９００℃の温度で熱処理に付される。処理
時間を６０秒以上に高くするのは好ましくない。この
時、Ｗ膜表面にはＷ2 Ｎの薄膜が形成され、また、Ｎが
Ｗ膜中を拡散してＷ膜とＷＳｉｘ膜との界面にＷＮ等の
窒化膜が形成される。その後、ＢＰＳＧ膜（ボロンとリ
ンを含むガラス膜）を堆積して平坦化に十分な温度、例
えば９００℃でリフローを行うことでＢＰＳＧ膜の平坦
化を実現できることになる。さらに、Ｗ膜と接続するた
めのコンタクトホールを作成することで上層にＷの配線
層を形成して最終的に平坦化された素子を得ることがで
きる。
【０００４】
【実施例】本発明の一実施例を図１〜３及び図４に従っ
て工程順に説明する。まず、図１に示すようにＭＯＳ型
半導体素子（図示せず）が形成されたＳｉ基板（１）上
にＳｉＯ2膜（２）を形成した後、ゲート電極あるいは
ソース・ドレイン（いずれも図示せず）に通じるコンタ
クトホール（２ａ）を形成した後にＣＶＤ法によりＷＳ
ｉｘ膜（３）およびＷ膜（４）を形成する（図２参
照）。その後、リソグラフィーおよびドライエッチング
により両膜を同時に除去してＷ／ＷＳｉｘ配線をパター
ン形成する。すなわち、パターン化されたＷＳｉｘ膜
５、Ｗ膜（６）を形成する（図３参照）。さらにＮＨ3
雰囲気によりＲＴＡ（ラピッド・サーマル・アニール
法）により短時間熱処理を行う。尚、処理条件は６００
〜９００℃、１０〜３０秒程度の短時間が良い。この
時、Ｗ膜（６）の表面にＷ2Ｎの薄膜が形成され、また
チッ素原子（Ｎ）がＷ膜中を拡散し、Ｗ／ＷＳｉｘ界面
に窒化物（ＷＮ等）が形成される。その後、ＢＰＳＧ膜
（７）を堆積し、リフロー（９００℃）を行い平坦化を
行う（図４参照）。この際、特徴としては、（ｉ）ＢＰ
ＳＧ／Ｗ界面にＷＯ3が形成されない、（ｉｉ）コンタ
クト界面が安定である、事が挙げられる。仮に、ＮＨ3
アニールを行わないと、ＢＰＳＧ／Ｗ界面で酸化物ＷＯ
3が形成される。またコンタクト部でＳｉＯ2膜（２）の
Ｓｉ原子が吸い上げられＷがＷＳｉｘ膜になる。その結
果としてコンタクトがえぐられる事になるが、本実施例
ではそのような不都合を防止できる。このように本実施
例では、ＮＨ3アニールにより表面層に形成されたＷ2Ｎ
膜が酸化反応を防止する。またＷ／ＷＳｉｘ界面のＷＮ
膜がＳｉＯ2膜中のＳｉの吸い上げを防止し、コンタク
トが安定化される事になる。
て工程順に説明する。まず、図１に示すようにＭＯＳ型
半導体素子（図示せず）が形成されたＳｉ基板（１）上
にＳｉＯ2膜（２）を形成した後、ゲート電極あるいは
ソース・ドレイン（いずれも図示せず）に通じるコンタ
クトホール（２ａ）を形成した後にＣＶＤ法によりＷＳ
ｉｘ膜（３）およびＷ膜（４）を形成する（図２参
照）。その後、リソグラフィーおよびドライエッチング
により両膜を同時に除去してＷ／ＷＳｉｘ配線をパター
ン形成する。すなわち、パターン化されたＷＳｉｘ膜
５、Ｗ膜（６）を形成する（図３参照）。さらにＮＨ3
雰囲気によりＲＴＡ（ラピッド・サーマル・アニール
法）により短時間熱処理を行う。尚、処理条件は６００
〜９００℃、１０〜３０秒程度の短時間が良い。この
時、Ｗ膜（６）の表面にＷ2Ｎの薄膜が形成され、また
チッ素原子（Ｎ）がＷ膜中を拡散し、Ｗ／ＷＳｉｘ界面
に窒化物（ＷＮ等）が形成される。その後、ＢＰＳＧ膜
（７）を堆積し、リフロー（９００℃）を行い平坦化を
行う（図４参照）。この際、特徴としては、（ｉ）ＢＰ
ＳＧ／Ｗ界面にＷＯ3が形成されない、（ｉｉ）コンタ
クト界面が安定である、事が挙げられる。仮に、ＮＨ3
アニールを行わないと、ＢＰＳＧ／Ｗ界面で酸化物ＷＯ
3が形成される。またコンタクト部でＳｉＯ2膜（２）の
Ｓｉ原子が吸い上げられＷがＷＳｉｘ膜になる。その結
果としてコンタクトがえぐられる事になるが、本実施例
ではそのような不都合を防止できる。このように本実施
例では、ＮＨ3アニールにより表面層に形成されたＷ2Ｎ
膜が酸化反応を防止する。またＷ／ＷＳｉｘ界面のＷＮ
膜がＳｉＯ2膜中のＳｉの吸い上げを防止し、コンタク
トが安定化される事になる。
【０００５】
【発明の効果】以上のようにこの発明によれば、ＣＶＤ
−ＷＳｉｘ／ＣＶＤ−Ｗ各膜を順次コンタクトに埋め込
んで配線を形成した後に短時間のＮＨ3アニールを付す
ることにより高耐熱配線を形成できるようにし、それに
よってその後のＢＰＳＧ膜の平坦化の工程で平坦化のた
めの必要十分な温度でリフローを行なうことができるも
のであり、最終的に多層配線を有する素子を平坦化でき
る効果がある。
−ＷＳｉｘ／ＣＶＤ−Ｗ各膜を順次コンタクトに埋め込
んで配線を形成した後に短時間のＮＨ3アニールを付す
ることにより高耐熱配線を形成できるようにし、それに
よってその後のＢＰＳＧ膜の平坦化の工程で平坦化のた
めの必要十分な温度でリフローを行なうことができるも
のであり、最終的に多層配線を有する素子を平坦化でき
る効果がある。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
２ ＳｉＯ2膜（層間絶縁膜） ２ａ コンタクトホール ５ ＷＳｉｘ膜 ６ Ｗ膜 ７ ＢＰＳＧ膜
Claims (1)
- 【請求項１】 コンタクトホールを有する層間絶縁膜上
にＷ（タングステン）配線を施して多層配線を行うに際
して、コンタクトホール形成後に、ＣＶＤ法によりＷＳ
ｉｘ膜およびＷ膜を順次形成してコンタクトホールを埋
め込み、リソグラフィーおよび反応性イオンエッチング
法によりＷ／ＷＳｉｘ配線を形成した後にＮＨ3 雰囲気
中で実質的に短時間のアニールを行いＷ膜とＷＳｉｘ膜
の界面及びＷ膜の表面にＷ 2 Ｎからなる窒化膜を形成す
ることにより上記配線を高耐熱化し、その後平坦化可能
な絶縁膜を堆積し、高温熱処理を行い平坦化することか
らなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102817A JP2741799B2 (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102817A JP2741799B2 (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04333227A JPH04333227A (ja) | 1992-11-20 |
| JP2741799B2 true JP2741799B2 (ja) | 1998-04-22 |
Family
ID=14337585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102817A Expired - Fee Related JP2741799B2 (ja) | 1991-05-08 | 1991-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741799B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55107258A (en) * | 1979-02-10 | 1980-08-16 | Tdk Corp | Electrode construction for semiconductor element |
| JP2582596B2 (ja) * | 1987-12-17 | 1997-02-19 | 富士通株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-05-08 JP JP3102817A patent/JP2741799B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04333227A (ja) | 1992-11-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 10 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |