JPS61100936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61100936A JPS61100936A JP22234784A JP22234784A JPS61100936A JP S61100936 A JPS61100936 A JP S61100936A JP 22234784 A JP22234784 A JP 22234784A JP 22234784 A JP22234784 A JP 22234784A JP S61100936 A JPS61100936 A JP S61100936A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発＃４は半導体装置の製造方法に関し、特に集積回路
製造工程において層間絶縁膜の平坦化及びコンタクトホ
ールのエツチングを効率よく行なう方法に関するもので
ある。
製造工程において層間絶縁膜の平坦化及びコンタクトホ
ールのエツチングを効率よく行なう方法に関するもので
ある。
半導体集積回路の製造工程の中で眉間絶ｌ＆膜としてＰ
ＳＧ （リンシリケートガラス）が一般に用騒られてい
る。このＰＳＧを層間絶縁膜として用−た揚台の上記層
間絶縁膜の平坦化及びコンタクト・ホールの丹ツチング
に関してＪｉゲー）Ｍｏ８集積回路を例にとると、第１
図（ａ）乃至（ｄ）に示すものがあった。
ＳＧ （リンシリケートガラス）が一般に用騒られてい
る。このＰＳＧを層間絶縁膜として用−た揚台の上記層
間絶縁膜の平坦化及びコンタクト・ホールの丹ツチング
に関してＪｉゲー）Ｍｏ８集積回路を例にとると、第１
図（ａ）乃至（ｄ）に示すものがあった。
図にシーて（ａ）は選択配化工程後、ゲート酸化膜及び
低抵抗Ｐｏ１ｙ Ｓｉを堆積した後、自己整合技術によ
Ｆ） Ｐｏｎｙ Ｓｉゲート電極及びゲート酸化膜をエ
ツチングし、しかる後イオン注入及びその後の了ニール
により、ソース・ト０レイン領域を形成したものである
。
低抵抗Ｐｏ１ｙ Ｓｉを堆積した後、自己整合技術によ
Ｆ） Ｐｏｎｙ Ｓｉゲート電極及びゲート酸化膜をエ
ツチングし、しかる後イオン注入及びその後の了ニール
により、ソース・ト０レイン領域を形成したものである
。
而して、酸化膜３の内ソース・ドレイン領域１．２の表
面及びＰｏ１ｙ Ｓｔゲートτ極４の上面及び側面に堆
積している酸化１鵬ソース書ドレイン領域１．２形成の
７エールエ程にお騒て、酸素雰囲気中で熱処理した時に
析出したものである。同図（ｂ）は（ａ）で形成された
表面に５ｉｓＮａｓａをＣＶＤ法により数百＾堆積させ
、さらに上記Ｓｉ３Ｎ、５ａ上にＰＳＧ６をＣＶＤ法に
より堆積させたものである、 次に同図（ｃ）に示す様に％ １０００℃前後のｄｒｙ
Ｏｌ又はＷｅ ｊ Ｑ ２の酸素雰囲気中でアニールし
。
面及びＰｏ１ｙ Ｓｔゲートτ極４の上面及び側面に堆
積している酸化１鵬ソース書ドレイン領域１．２形成の
７エールエ程にお騒て、酸素雰囲気中で熱処理した時に
析出したものである。同図（ｂ）は（ａ）で形成された
表面に５ｉｓＮａｓａをＣＶＤ法により数百＾堆積させ
、さらに上記Ｓｉ３Ｎ、５ａ上にＰＳＧ６をＣＶＤ法に
より堆積させたものである、 次に同図（ｃ）に示す様に％ １０００℃前後のｄｒｙ
Ｏｌ又はＷｅ ｊ Ｑ ２の酸素雰囲気中でアニールし
。
ＰＳＧ６′２、平坦化させる。しかる後間−（ｄ）に示
シタ様にコンタクトホールとなる領域にっｂてＰＳＧ６
をケミカルエツチングし、その下層のＳｉ 、Ｎ４５ａ
をＣＦ４プラズマ中でエツチングし、さらにその下層の
ｓｔｏｗ ３をケミカルエツチングを行った後に、ＡＩ
蒸着及びＭ のパターニングを行なうことによってＡＪ
と低抵抗Ｐｏ１ｙＳｉ を極及び配線そして拡散領
域とのコンタク７とをとったものである。
シタ様にコンタクトホールとなる領域にっｂてＰＳＧ６
をケミカルエツチングし、その下層のＳｉ 、Ｎ４５ａ
をＣＦ４プラズマ中でエツチングし、さらにその下層の
ｓｔｏｗ ３をケミカルエツチングを行った後に、ＡＩ
蒸着及びＭ のパターニングを行なうことによってＡＪ
と低抵抗Ｐｏ１ｙＳｉ を極及び配線そして拡散領
域とのコンタク７とをとったものである。
次に、第１図（ａ）乃至（ｄ）で示した各工程の特徴に
つｂて説明する。
つｂて説明する。
まず（ｂ）で堆積させた５ｉ３Ｎ４５ａは、（Ｃ）で行
なうアニール工程によ、りＰＳＧ６からＳｉ 基板中へ
のリン原子の拡散を防止し、かつ丁ニール炉内の０．が
層間絶縁膜を通り抜けＳｔ衣表面酸化し拡散領域のシー
ト抵抗を高めるのを防ぐ為の保護膜である。また（ｃ）
のアニール工程でｄｒｙｏｌ又はｗｅｔｏｔ雰囲気を指
定したのは、了ニールによるＰＳＧ６の平坦化率はＮ、
→ｄｒｙＱ、→ｗｅｔ０２’Ｊ７囲気の順で高くなる為
、超ＬＳＩの様にＳｉ中の拡散領域の深さか極めて浅く
なってくると、眉間絶縁膜の平坦化の為の了ニールによ
る拡散領域の濃度プロファイルの変化を極力抑える必要
がでてくる為、できるだけ低温で平坦化率のよ一アニー
ル方法を用いなければならないからである。
なうアニール工程によ、りＰＳＧ６からＳｉ 基板中へ
のリン原子の拡散を防止し、かつ丁ニール炉内の０．が
層間絶縁膜を通り抜けＳｔ衣表面酸化し拡散領域のシー
ト抵抗を高めるのを防ぐ為の保護膜である。また（ｃ）
のアニール工程でｄｒｙｏｌ又はｗｅｔｏｔ雰囲気を指
定したのは、了ニールによるＰＳＧ６の平坦化率はＮ、
→ｄｒｙＱ、→ｗｅｔ０２’Ｊ７囲気の順で高くなる為
、超ＬＳＩの様にＳｉ中の拡散領域の深さか極めて浅く
なってくると、眉間絶縁膜の平坦化の為の了ニールによ
る拡散領域の濃度プロファイルの変化を極力抑える必要
がでてくる為、できるだけ低温で平坦化率のよ一アニー
ル方法を用いなければならないからである。
従来の製造方法は以上の通りであり、コンタクト領域の
エツチングは、ＰＳＧ、５ｉａＮ４＃５ｉＯ１の３段階
に分かれ工程が複雑になる。ＰＳＧからＳｉ 中へのＩ
Ｉン拡散の防止として５ｉｓＮ４のかわｔ） ｌ：ｌ−
＋＝ マルｓｉｏ、＋ｃ ＶＤ ５ｉＯ１を、Ｓｉ中へ
のリン拡散が起きない程度充分な厚みで堆積させ、しか
る後ＰＳＧを堆積する工程も用いられているが、ＰＳＧ
の平坦化了ニール工程で特にｗｅｔｏｔ雰囲気中で熱処
理した場合には％Ｓｉ基板中の拡散領域表面が酸化され
、シート抵抗が増し、素子特性に支障をきたす。
エツチングは、ＰＳＧ、５ｉａＮ４＃５ｉＯ１の３段階
に分かれ工程が複雑になる。ＰＳＧからＳｉ 中へのＩ
Ｉン拡散の防止として５ｉｓＮ４のかわｔ） ｌ：ｌ−
＋＝ マルｓｉｏ、＋ｃ ＶＤ ５ｉＯ１を、Ｓｉ中へ
のリン拡散が起きない程度充分な厚みで堆積させ、しか
る後ＰＳＧを堆積する工程も用いられているが、ＰＳＧ
の平坦化了ニール工程で特にｗｅｔｏｔ雰囲気中で熱処
理した場合には％Ｓｉ基板中の拡散領域表面が酸化され
、シート抵抗が増し、素子特性に支障をきたす。
従って酸化レートの遅い、ｄｒｙＯｔかＮ２雰囲気中で
丁ニールしなければならずＰＳＧの平坦化率は抑圧され
る。
丁ニールしなければならずＰＳＧの平坦化率は抑圧され
る。
この発明は上記の様な従来のものの欠点を除去する為に
成されたものでｓ ５ｉｌＮ、のかわ９にＰｏ１ｙＳｉ
金用いることにより８累雰囲気中におけるＰＳＧの平坦
化アニールにおいてＰＳＧからＳｉ 中へのリン拡散及
びＳｉ基板中の拡散領域表面の酸化を防ぎ、かつコンタ
クトホールのエツチングにお−て１度の工程で行なうこ
とのできる手法を提供することを目的としている。
成されたものでｓ ５ｉｌＮ、のかわ９にＰｏ１ｙＳｉ
金用いることにより８累雰囲気中におけるＰＳＧの平坦
化アニールにおいてＰＳＧからＳｉ 中へのリン拡散及
びＳｉ基板中の拡散領域表面の酸化を防ぎ、かつコンタ
クトホールのエツチングにお−て１度の工程で行なうこ
とのできる手法を提供することを目的としている。
以下、この発明の一実施例ｔＳｉ ゲー）ＭＯ８集積回
路を例に上げ説明する。
路を例に上げ説明する。
筆２図（ａ）乃至（ｄ）において、ソース・ドレイン領
域を形成する迄Ｆｉ鎮１図（ａ）と同じである。、第２
１２Ｆｌ（ｂ）は（ａ） テ形成された表面にＰｏ１ｙ
Ｓ ｉ ５ｂをＣＶＤ法によシ堆積させ、さらに上記ｐ
ｏｇｙｓｔｓｂ上にＰＳＧ６をＣＶＤ法により堆積させ
たものである。
域を形成する迄Ｆｉ鎮１図（ａ）と同じである。、第２
１２Ｆｌ（ｂ）は（ａ） テ形成された表面にＰｏ１ｙ
Ｓ ｉ ５ｂをＣＶＤ法によシ堆積させ、さらに上記ｐ
ｏｇｙｓｔｓｂ上にＰＳＧ６をＣＶＤ法により堆積させ
たものである。
次に同図（ｃ）に示す様に％ １０００℃前後のｄ ｒ
）’Ｏｘ又１ｄ ｗｅ ｔｏ ！雰囲気中で７ニール
しＰＳＧ６を平坦化させる。この時アニール炉内の０．
によプ同図（ｂ）で示したＰｏ１７５ｉ５ｂを酸化させ
、アニール終了時点でＰｏ１ｙ ５ｉ５ｂを完全に酸化
させる。
）’Ｏｘ又１ｄ ｗｅ ｔｏ ！雰囲気中で７ニール
しＰＳＧ６を平坦化させる。この時アニール炉内の０．
によプ同図（ｂ）で示したＰｏ１７５ｉ５ｂを酸化させ
、アニール終了時点でＰｏ１ｙ ５ｉ５ｂを完全に酸化
させる。
しかる後同図（ｄ）に示す様にコンタクトホールとなる
領域をケミカルエツチングし、ＡＩＡ着及びＡＩのパタ
ーニングを行なｈＡｌと低抵抗Ｐｏ１Ｉｙｓｉ １％’
極及び配線そして拡散領域とやコンタクト７をとったも
のである、 次にこの発明の作声につｈて説明する。
領域をケミカルエツチングし、ＡＩＡ着及びＡＩのパタ
ーニングを行なｈＡｌと低抵抗Ｐｏ１Ｉｙｓｉ １％’
極及び配線そして拡散領域とやコンタクト７をとったも
のである、 次にこの発明の作声につｈて説明する。
第２図（ｃ）の工程にお−て、酸素雰囲気中で平坦化を
行なう際、ＰＳＧ６からのリン拡散は同図（ｂ）におけ
るＰｏ１ｙ ５ｉＳｂ中でストップし、Ｓｉ基板中には
拡散されない。これはリツがＰｏＪｙＳｉ層５ｂ下面で
パイルアップ（Ｐｉｋｅ Ｕｐ） シソＯ下ｏ ８１０
＊ ３には拡散されにくい為である。又τニール炉内
の０．がＰＳＧを通り抜けてもｐ。
行なう際、ＰＳＧ６からのリン拡散は同図（ｂ）におけ
るＰｏ１ｙ ５ｉＳｂ中でストップし、Ｓｉ基板中には
拡散されない。これはリツがＰｏＪｙＳｉ層５ｂ下面で
パイルアップ（Ｐｉｋｅ Ｕｐ） シソＯ下ｏ ８１０
＊ ３には拡散されにくい為である。又τニール炉内
の０．がＰＳＧを通り抜けてもｐ。
１ｙＳｉ層５ｂ土面で酸化反応が起と’）ｈｓＳｉ基板
中拡散領域表面にまでは達しない為％ Ｓｉ表面での酸
化は起こらずネート抵抗の増加も抑えられる。この際Ｐ
ｏｌｙｓｉ層５ｂの厚みは、アニール終了時点でＰｏ１
７Ｓｉ５ｂが完全に酸化されるのに適当な厚みをとる必
要がある。
中拡散領域表面にまでは達しない為％ Ｓｉ表面での酸
化は起こらずネート抵抗の増加も抑えられる。この際Ｐ
ｏｌｙｓｉ層５ｂの厚みは、アニール終了時点でＰｏ１
７Ｓｉ５ｂが完全に酸化されるのに適当な厚みをとる必
要がある。
この後同図（ｄ）で行なうコンタクトホールのエツチン
グ時にはＳｉ中の拡散領域表面及びＰｃ１ｙＳｉ Ｎ極
４の表面上のＳｉｎ、とＰＳＧ６０間に存在してｂたＰ
ｃ１ｙＳｉ Ｆｉ完全に酸化されてｂる為Ｐ Ｓ Ｇ
、 ５ｉ０２エツチングを行なうことになシケミカルエ
ッチングのみで行なうことができる、 なお、上記実施例ではＰｏＪｙＳｉゲー）ＭＯ８集積回
路の場合につｂて説明したが、低抵抗Ｐｏｇｙｓｉ
９極或すは配線と金属との多層配線構造を有し、層間絶
縁膜の平坦化を行なった後、上記層間絶縁膜上部の金属
と、上記層間絶縁膜下部の低抵抗Ｐｏ／ｙ Ｓ ｉ或い
はＳｉ基板中の拡散領域とのコンタクトをとる構造の半
導体装置については全て適応でき、上記実施例と同様の
効果を奏する。
グ時にはＳｉ中の拡散領域表面及びＰｃ１ｙＳｉ Ｎ極
４の表面上のＳｉｎ、とＰＳＧ６０間に存在してｂたＰ
ｃ１ｙＳｉ Ｆｉ完全に酸化されてｂる為Ｐ Ｓ Ｇ
、 ５ｉ０２エツチングを行なうことになシケミカルエ
ッチングのみで行なうことができる、 なお、上記実施例ではＰｏＪｙＳｉゲー）ＭＯ８集積回
路の場合につｂて説明したが、低抵抗Ｐｏｇｙｓｉ
９極或すは配線と金属との多層配線構造を有し、層間絶
縁膜の平坦化を行なった後、上記層間絶縁膜上部の金属
と、上記層間絶縁膜下部の低抵抗Ｐｏ／ｙ Ｓ ｉ或い
はＳｉ基板中の拡散領域とのコンタクトをとる構造の半
導体装置については全て適応でき、上記実施例と同様の
効果を奏する。
以上のように、本発明によ九ば、酸素雰囲気中における
ＰＳＧの平坦化子ニールにおりて、ＰＳＧからＳｉ中へ
のυン拡散及びＳｌ基板中の拡散領域表面の酸化を防ぐ
ことができ、コンタクトホールのエツチング４１工８で
より６
ＰＳＧの平坦化子ニールにおりて、ＰＳＧからＳｉ中へ
のυン拡散及びＳｌ基板中の拡散領域表面の酸化を防ぐ
ことができ、コンタクトホールのエツチング４１工８で
より６
第１図（ａ）乃至（ｄ）は従来の半導体装置の製造方法
を示す工程順の断面図。第２図（ａ）乃至（由はこの発
明の一実施例を示す工程順の断面図である。 １・・・Ｓｉ基板 ２・・・Ｓｉ基板と相対する導電性を持つ拡散領域３・
・・酸化膜（Ｓｉｎ、） ４・・・低抵抗Ｐｏ１ｌ
ｙ Ｓｉ５ ａ −Ｓｔ ｓＮ、 ５ ｂ −
−−Ｐｏ１ｙＳｉ６・・・ＰＳＧ ７・・・
ＡＪ特許出願人 パイオニア株式会社 ２り
を示す工程順の断面図。第２図（ａ）乃至（由はこの発
明の一実施例を示す工程順の断面図である。 １・・・Ｓｉ基板 ２・・・Ｓｉ基板と相対する導電性を持つ拡散領域３・
・・酸化膜（Ｓｉｎ、） ４・・・低抵抗Ｐｏ１ｌ
ｙ Ｓｉ５ ａ −Ｓｔ ｓＮ、 ５ ｂ −
−−Ｐｏ１ｙＳｉ６・・・ＰＳＧ ７・・・
ＡＪ特許出願人 パイオニア株式会社 ２り
Claims (1)
- 低抵抗ＰｏｌｙＳｉ（ポリシリコン）電極を形成した
後、その表面にＳｉＯ＿２、ＰｏｌｙＳｉ、ＰＳＧの順
で層間絶縁膜を堆積させ、酸素雰囲気中で熱処理を行な
うことによつてＰＳＧを平坦化すると共に、上記層間絶
縁膜ＳｉＯ＿２、ＰＳＧ間のＰｏｌｙＳｉを酸化した後
、コンタクトホールのエッチングを行なうことによつて
、上記ＰｏｌｙＳｉ電極とのコンタクトをとるようにし
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22234784A JPS61100936A (ja) | 1984-10-23 | 1984-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22234784A JPS61100936A (ja) | 1984-10-23 | 1984-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100936A true JPS61100936A (ja) | 1986-05-19 |
Family
ID=16780915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22234784A Pending JPS61100936A (ja) | 1984-10-23 | 1984-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100936A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217645A (ja) * | 1987-03-06 | 1988-09-09 | Nec Corp | 多層金属配線を有する半導体装置 |
| JPS63237444A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6437852A (en) * | 1987-08-04 | 1989-02-08 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1984
- 1984-10-23 JP JP22234784A patent/JPS61100936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217645A (ja) * | 1987-03-06 | 1988-09-09 | Nec Corp | 多層金属配線を有する半導体装置 |
| JPS63237444A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6437852A (en) * | 1987-08-04 | 1989-02-08 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
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