JPH0117254B2 - - Google Patents
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- JPH0117254B2 JPH0117254B2 JP56148092A JP14809281A JPH0117254B2 JP H0117254 B2 JPH0117254 B2 JP H0117254B2 JP 56148092 A JP56148092 A JP 56148092A JP 14809281 A JP14809281 A JP 14809281A JP H0117254 B2 JPH0117254 B2 JP H0117254B2
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- polyimide film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法のうち、多層配線の形成
方法に関し、 平坦な配線を高信頼化して形成することを目的
とし、 ｐチヤネルMOS型半導体素子のソース領域、
ドレイン領域およびゲート電極の少なくとも一部
に接触する第１のポリイミド膜を形成し、該第１
のポリイミド膜にコンタクトホールを開口する工
程と、 次いで、該コンタクトホールを含む第１のポリ
イミド膜上にポリアセチレン膜を被着し、該コン
タクトホールの接触部を含むポリアセチレン膜に
選択的に五弗化砒素をイオン注入して配線層を形
成する工程と、 次いで、該ポリアセチレン膜上に第２のポリイ
ミド膜を被覆する工程とが含まれてなることを特
徴とする。
方法に関し、 平坦な配線を高信頼化して形成することを目的
とし、 ｐチヤネルMOS型半導体素子のソース領域、
ドレイン領域およびゲート電極の少なくとも一部
に接触する第１のポリイミド膜を形成し、該第１
のポリイミド膜にコンタクトホールを開口する工
程と、 次いで、該コンタクトホールを含む第１のポリ
イミド膜上にポリアセチレン膜を被着し、該コン
タクトホールの接触部を含むポリアセチレン膜に
選択的に五弗化砒素をイオン注入して配線層を形
成する工程と、 次いで、該ポリアセチレン膜上に第２のポリイ
ミド膜を被覆する工程とが含まれてなることを特
徴とする。
本発明は半導体装置の製造方法のうち、新たな
配線の形成方法に関する。
配線の形成方法に関する。
集積回路（IC）などの半導体装置は益々高密
度化・高集積化されて、表面上に多層配線が形成
され、今度更に積層数が増加する傾向にある。そ
のため、歩留あるいは信頼度を良くする多層配線
は半導体製造上重用な課題で、技術提案も多い。
そのうち、第１図は従来より広く用いられている
配線構造をもつた半導体装置の断面図で、半導体
基板１にMOS型半導体素子を設け、表面に保護
膜として燐けい酸ガラス（PSG）膜２を形成し、
それに窓あけしてソースＳおよびドレインＤから
の導出用の第１層配線３を形成し、その上に更に
PSG膜４を介在させて第２層配線５を形成した
アルミニウム（Al）金属からなる２層配線の例
である。図のように、第１層配線３と第２層配線
５との接続部分Ｃでは、窓あけして配線層を被着
させるから、大きく凹凸が生じ、更に集積数を増
やせば、IC全体として凹凸は一層ひどくなつて
断線あるいは短絡の危険は増加する。さらに、ア
ルミニウムを第１層配線として形成した後には温
度を500℃以上にあげるとAlとSiO2の反応がおこ
るので、PSG膜４の電極窓には、PSG膜２の電
極窓と異なり、窓の縁になだらかなテーパをつけ
るためのいわゆるグラス・フロー技術を使う事が
できない。そのため、配線層を３層、５層と積み
上げることにはためらいがある。
度化・高集積化されて、表面上に多層配線が形成
され、今度更に積層数が増加する傾向にある。そ
のため、歩留あるいは信頼度を良くする多層配線
は半導体製造上重用な課題で、技術提案も多い。
そのうち、第１図は従来より広く用いられている
配線構造をもつた半導体装置の断面図で、半導体
基板１にMOS型半導体素子を設け、表面に保護
膜として燐けい酸ガラス（PSG）膜２を形成し、
それに窓あけしてソースＳおよびドレインＤから
の導出用の第１層配線３を形成し、その上に更に
PSG膜４を介在させて第２層配線５を形成した
アルミニウム（Al）金属からなる２層配線の例
である。図のように、第１層配線３と第２層配線
５との接続部分Ｃでは、窓あけして配線層を被着
させるから、大きく凹凸が生じ、更に集積数を増
やせば、IC全体として凹凸は一層ひどくなつて
断線あるいは短絡の危険は増加する。さらに、ア
ルミニウムを第１層配線として形成した後には温
度を500℃以上にあげるとAlとSiO2の反応がおこ
るので、PSG膜４の電極窓には、PSG膜２の電
極窓と異なり、窓の縁になだらかなテーパをつけ
るためのいわゆるグラス・フロー技術を使う事が
できない。そのため、配線層を３層、５層と積み
上げることにはためらいがある。
したがつて、表面上の平坦化および多層の配線
層間の窓あけをしない接続法は重要であり、第２
図はそれを改善した例で、配線層としてポリアセ
チレン（poly acetylene；（CH）Ｘ）を用い、導
電型不純物を含まない（ノン・ドープド）ポリア
セチレン膜ならば絶縁層となり、導電型不純物を
含む（ドープド）ポリアセチレン膜ならば導電層
となることを利用している。形成法はノンドープ
ドポリアセチレン膜を成長し、通常のフオト工程
でパターンをつけられたレジストをマスクとした
イオン注入法により、選択的に不純物を導入して
配線とするもので、第２図は第１図と同じく
MOS型半導体素子の２層配線構造を示す。第１
層のポリアセチレン膜はゲート電極Ｇ上では絶縁
層１１―１とし、ソースＳおよびドレインＤから
配線１１―２を導出し、第２層のポリアセチレン
膜は全体を絶縁層１２―１とし、一部の接続部分
１２―１２だけ導電性とする。第３層のポリアセ
チレン膜も同様にして絶縁層１３―１に選択的に
導電性配線１３―２を形成している。このように
すれば絶縁体に窓あけする必要がなく、素子表面
上の平坦度はそのまま変化なしに、多層化するこ
とが可能であり、３層、５層としても断線などが
増加する恐れはない。
層間の窓あけをしない接続法は重要であり、第２
図はそれを改善した例で、配線層としてポリアセ
チレン（poly acetylene；（CH）Ｘ）を用い、導
電型不純物を含まない（ノン・ドープド）ポリア
セチレン膜ならば絶縁層となり、導電型不純物を
含む（ドープド）ポリアセチレン膜ならば導電層
となることを利用している。形成法はノンドープ
ドポリアセチレン膜を成長し、通常のフオト工程
でパターンをつけられたレジストをマスクとした
イオン注入法により、選択的に不純物を導入して
配線とするもので、第２図は第１図と同じく
MOS型半導体素子の２層配線構造を示す。第１
層のポリアセチレン膜はゲート電極Ｇ上では絶縁
層１１―１とし、ソースＳおよびドレインＤから
配線１１―２を導出し、第２層のポリアセチレン
膜は全体を絶縁層１２―１とし、一部の接続部分
１２―１２だけ導電性とする。第３層のポリアセ
チレン膜も同様にして絶縁層１３―１に選択的に
導電性配線１３―２を形成している。このように
すれば絶縁体に窓あけする必要がなく、素子表面
上の平坦度はそのまま変化なしに、多層化するこ
とが可能であり、３層、５層としても断線などが
増加する恐れはない。
しかしながら、ポリアセチレン膜は金属とは異
なり、有機物であつて、空気中の酸素との反応が
敏感で、長期間触れさせておけば僅かながら劣化
してゆく傾向にある。従つて、本発明は電気導電
度の良い有機半導体からなる配線層を形成し、そ
の酸化を防止することを目的とした半導体装置の
製造方法を提案するものである。
なり、有機物であつて、空気中の酸素との反応が
敏感で、長期間触れさせておけば僅かながら劣化
してゆく傾向にある。従つて、本発明は電気導電
度の良い有機半導体からなる配線層を形成し、そ
の酸化を防止することを目的とした半導体装置の
製造方法を提案するものである。
その課題はｐチヤネルMOS型半導体素子のソ
ース領域、ドレイン領域およびゲート電極の少な
くとも一部に接触する第１のポリイミド膜を形成
し、該第１のポリイミド膜にコンタクトホールを
開口する工程と、次いで、該コンタクトホールを
含む第１のポリイミド膜上にポリアセチレン膜を
被着し、該コンタクトホールの接触部を含むポリ
アセチレン膜に選択的に五弗化砒素をイオン注入
して配線層を形成する工程と、次いで、該ポリア
セチレン膜上に第２のポリイミド膜を被覆する工
程とが含まれる半導体装置の製造方法によつて解
決される。
ース領域、ドレイン領域およびゲート電極の少な
くとも一部に接触する第１のポリイミド膜を形成
し、該第１のポリイミド膜にコンタクトホールを
開口する工程と、次いで、該コンタクトホールを
含む第１のポリイミド膜上にポリアセチレン膜を
被着し、該コンタクトホールの接触部を含むポリ
アセチレン膜に選択的に五弗化砒素をイオン注入
して配線層を形成する工程と、次いで、該ポリア
セチレン膜上に第２のポリイミド膜を被覆する工
程とが含まれる半導体装置の製造方法によつて解
決される。
本発明は五弗化砒素をイオン注入して導電性の
良い配線層を形成した後、第１、第２のポリイミ
ド膜によつて被覆して酸化を防止し、多層配線の
信頼性を高めるものである。
良い配線層を形成した後、第１、第２のポリイミ
ド膜によつて被覆して酸化を防止し、多層配線の
信頼性を高めるものである。
以下詳細に説明する。
ポリアセチレンは基板にチーグラー・ナツタ触
媒を塗布した後、低温でアセチレンガス雰囲気に
曝すと、フイルム状に成長するが、半導体として
の性質をも持つており、不純物を含まなければ、
電気伝導度10-6Ωcmの絶縁体であるが、例えば五
弗化砒素（AsF5）を含むと、Ｐ型となつて電気
伝導度は103Ωcm以上にもなる。したがつて、ノ
ンドープポリアセチレン膜を成長し、リソグラフ
イ技術を用いて選択的に不純物をドープする。ド
ープの方法は色々の方法が考えられるが、イオン
注入方法が最も精度的に優れており、かくして、
平坦な配線層を形成することができる。
媒を塗布した後、低温でアセチレンガス雰囲気に
曝すと、フイルム状に成長するが、半導体として
の性質をも持つており、不純物を含まなければ、
電気伝導度10-6Ωcmの絶縁体であるが、例えば五
弗化砒素（AsF5）を含むと、Ｐ型となつて電気
伝導度は103Ωcm以上にもなる。したがつて、ノ
ンドープポリアセチレン膜を成長し、リソグラフ
イ技術を用いて選択的に不純物をドープする。ド
ープの方法は色々の方法が考えられるが、イオン
注入方法が最も精度的に優れており、かくして、
平坦な配線層を形成することができる。
しかしながら、長期間空気中に放置すればこれ
らの電気伝導度は極めて徐々に劣化する。
らの電気伝導度は極めて徐々に劣化する。
そのため、この様なポリアセチレン膜で形成し
た多層配線をポリイミド膜で被覆させることによ
つて、数年ないし半永久的に劣化を抑止させよう
とするものである。ポリイミド膜は耐熱性樹脂膜
で、リソグラフイ技術によつてパターンニングが
できるため、非常に好都合であり、第３図は形成
されたｐチヤネルMOS半導体素子の断面図を示
す。図中、１４は第１のポリイミド膜，１５は第
２のポリイミド膜で、表面は空気とポリアセチレ
ン膜１３―１，１３―２が触れないようにポリイ
ミド膜１５で被覆してあり、又半導体素子上は通
常酸化シリコン（SiO2）膜やPSG膜で被覆され
ているから、これに含まれる酸素と接触するのを
防ぐため、底部にもポリイミド膜１４を形成して
ある。このようにして被覆しておけばポリアセチ
レン膜の変質は防止され、且つ半導体基板１と接
する露出部分即ちソースＳドレインＤと接する部
分は酸素が介在しないので劣化の必配はない。
た多層配線をポリイミド膜で被覆させることによ
つて、数年ないし半永久的に劣化を抑止させよう
とするものである。ポリイミド膜は耐熱性樹脂膜
で、リソグラフイ技術によつてパターンニングが
できるため、非常に好都合であり、第３図は形成
されたｐチヤネルMOS半導体素子の断面図を示
す。図中、１４は第１のポリイミド膜，１５は第
２のポリイミド膜で、表面は空気とポリアセチレ
ン膜１３―１，１３―２が触れないようにポリイ
ミド膜１５で被覆してあり、又半導体素子上は通
常酸化シリコン（SiO2）膜やPSG膜で被覆され
ているから、これに含まれる酸素と接触するのを
防ぐため、底部にもポリイミド膜１４を形成して
ある。このようにして被覆しておけばポリアセチ
レン膜の変質は防止され、且つ半導体基板１と接
する露出部分即ちソースＳドレインＤと接する部
分は酸素が介在しないので劣化の必配はない。
本発明にかかる製造方法を説明すると、第４
図、第５図はその工程途中図を示している。第４
図は半導体基板１にMOS型半導体素子を形成し、
その上にスピンコーターでポリイミドを塗布し、
200〜300℃，１時間熱処理して厚さ4000〜5000Å
のポリイミド膜１４を形成し、その上面にレジス
ト膜１６をパターンニングした工程図である。そ
して、露出したポリイミド膜１４をヒドラジンで
数分間エツチングして、ソースＳとドレインＤの
部分に電極を引き出すための窓をあける。このよ
うにして、ポリイミドはパターンニングすること
ができ、半導体素子上のSiO2膜は隔離される。
次いで、第５図はその上面にポリアセチレン膜１
１を成長し、レジスト膜１７をパターンニングし
て、AsF5がイオン注入されたポリアセチレン膜
は導電体１１―２となり、レジスト膜１７で被覆
された部分は絶縁体１１―１のまま残る。かよう
にしてポリアセチレン膜を順次に積層し、最後に
再びポリイミド膜１５を塗布して、200〜300℃の
温度で熱処理すれば注入されたAsF5が活性化さ
れ、同時にポリイミド膜１５はキユアして絶縁体
化し、ポリイミド膜１５でサンドイツチ状に被覆
されたポリアセチレン膜が形成されて、第３図の
ように仕上げられる。
図、第５図はその工程途中図を示している。第４
図は半導体基板１にMOS型半導体素子を形成し、
その上にスピンコーターでポリイミドを塗布し、
200〜300℃，１時間熱処理して厚さ4000〜5000Å
のポリイミド膜１４を形成し、その上面にレジス
ト膜１６をパターンニングした工程図である。そ
して、露出したポリイミド膜１４をヒドラジンで
数分間エツチングして、ソースＳとドレインＤの
部分に電極を引き出すための窓をあける。このよ
うにして、ポリイミドはパターンニングすること
ができ、半導体素子上のSiO2膜は隔離される。
次いで、第５図はその上面にポリアセチレン膜１
１を成長し、レジスト膜１７をパターンニングし
て、AsF5がイオン注入されたポリアセチレン膜
は導電体１１―２となり、レジスト膜１７で被覆
された部分は絶縁体１１―１のまま残る。かよう
にしてポリアセチレン膜を順次に積層し、最後に
再びポリイミド膜１５を塗布して、200〜300℃の
温度で熱処理すれば注入されたAsF5が活性化さ
れ、同時にポリイミド膜１５はキユアして絶縁体
化し、ポリイミド膜１５でサンドイツチ状に被覆
されたポリアセチレン膜が形成されて、第３図の
ように仕上げられる。
以上のように、AsF5がイオン注入された配線
層を含むポリアセチレン膜からなる配線層や絶縁
層をポリイミド膜で被覆すると、その劣化がなく
なるため、高集積化した半導体装置の信頼性向上
に大いに役に立つものである。
層を含むポリアセチレン膜からなる配線層や絶縁
層をポリイミド膜で被覆すると、その劣化がなく
なるため、高集積化した半導体装置の信頼性向上
に大いに役に立つものである。
また、層間絶縁膜としてのポリイミド膜は200
〜300℃の低温度で処理されるために半導体素子
の不純物領域に悪影響を与えることがなく、その
点からも半導体装置の信頼性向上に寄与するもの
である。
〜300℃の低温度で処理されるために半導体素子
の不純物領域に悪影響を与えることがなく、その
点からも半導体装置の信頼性向上に寄与するもの
である。
第１図および第２図は従来の半導体装置の断面
図、第３図は形成された半導体装置の断面図、第
４図および第５図は本発明にかかる製造方法の形
成工程途中断面図である。 図中、１は半導体基板、１１―１，１２―１，
１３―１はポリアセチレン膜からなる絶縁体、１
１―２，１２―２，１３―２はポリアセチレン膜
からなる導電体、１４は第１のポリイミド膜、１
５は第２のポリイミド膜を示す。
図、第３図は形成された半導体装置の断面図、第
４図および第５図は本発明にかかる製造方法の形
成工程途中断面図である。 図中、１は半導体基板、１１―１，１２―１，
１３―１はポリアセチレン膜からなる絶縁体、１
１―２，１２―２，１３―２はポリアセチレン膜
からなる導電体、１４は第１のポリイミド膜、１
５は第２のポリイミド膜を示す。
Claims (1)
- 【特許請求の範囲】 １ ｐチヤネルMOS型半導体素子のソース領域、
ドレイン領域およびゲート電極の少なくとも一部
に接触する第１のポリイミド膜を形成し、該第１
のポリイミド膜にコンタクトホールを開口する工
程と、 次いで、該コンタクトホールを含む第１のポリ
イミド膜上にポリアセチレン膜を被着し、該コン
タクトホールの接触部を含むポリアセチレン膜に
選択的に五弗化砒素をイオン注入して配線層を形
成する工程と、 次いで、該ポリアセチレン膜上に第２のポリイ
ミド膜を被覆する工程とが含まれてなることを特
徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14809281A JPS5848940A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
| DE8282304904T DE3277759D1 (en) | 1981-09-18 | 1982-09-17 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
| EP82304904A EP0075454B1 (en) | 1981-09-18 | 1982-09-17 | Semiconductor device having new conductive interconnection structure and method for manufacturing the same |
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|---|---|---|---|
| JP14809281A JPS5848940A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
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|---|---|
| JPS5848940A JPS5848940A (ja) | 1983-03-23 |
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Family
ID=15445054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14809281A Granted JPS5848940A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JPS5848940A (ja) |
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| US6331356B1 (en) | 1989-05-26 | 2001-12-18 | International Business Machines Corporation | Patterns of electrically conducting polymers and their application as electrodes or electrical contacts |
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Citations (1)
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1981
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5351985A (en) * | 1976-10-22 | 1978-05-11 | Hitachi Ltd | Semiconductor wiring constitution |
Also Published As
| Publication number | Publication date |
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| JPS5848940A (ja) | 1983-03-23 |
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