JPS62154643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62154643A JPS62154643A JP29386785A JP29386785A JPS62154643A JP S62154643 A JPS62154643 A JP S62154643A JP 29386785 A JP29386785 A JP 29386785A JP 29386785 A JP29386785 A JP 29386785A JP S62154643 A JPS62154643 A JP S62154643A
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- JP
- Japan
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- silicon oxide
- oxide film
- spin
- film
- silicon
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特に半導体装置の多
層配線における層間絶縁膜の形成方法に関するものであ
る。
層配線における層間絶縁膜の形成方法に関するものであ
る。
従来の技術
近年、ＬＳＩ素子の高集積化、高速化を図るため、多層
配線構造を備えたものが増えつつある。
配線構造を備えたものが増えつつある。
配線材料には一般にムｌを主成分とする合金が用いられ
ている。一方、配線が多層化するにつれてより急峻な段
差が生じ、その上に上層配線を形成することが困難とな
るため、下層配線と上層配線の間の層間絶縁膜を平坦化
する工程が必要となる。
ている。一方、配線が多層化するにつれてより急峻な段
差が生じ、その上に上層配線を形成することが困難とな
るため、下層配線と上層配線の間の層間絶縁膜を平坦化
する工程が必要となる。
従来の層間絶縁膜の平坦化方法の一例として、スピンオ
ンガラス法を採用したＭＯ８型半導体装置の製造工程を
、第２図ａ Ｎｅを参照して説明する。なお、第２図は
ムｌ！２層配線の製造工程を示しており、簡明化のため
、トランジスタ領域は示していない。
ンガラス法を採用したＭＯ８型半導体装置の製造工程を
、第２図ａ Ｎｅを参照して説明する。なお、第２図は
ムｌ！２層配線の製造工程を示しており、簡明化のため
、トランジスタ領域は示していない。
第２図ａに示すようにまず、シリコン基板１上の回路素
子（図には示されていない）を覆うようにＰＳＧ膜２か
らなる層間絶縁膜を形成した後、例えば膜厚０．８μｍ
の下層ＡＩ！配線３を形成する。
子（図には示されていない）を覆うようにＰＳＧ膜２か
らなる層間絶縁膜を形成した後、例えば膜厚０．８μｍ
の下層ＡＩ！配線３を形成する。
この後第２図すに示すように、例えば膜厚０．４μｍの
ｐｓｅ９（’Ｊｙ濃度４ｗｔ４）ｉ常圧ＣＶ Ｄ法によ
り堆積する。さらに第２図Ｃに示すように、このＰＳＧ
ｅ上に珪素のオキシ誘導体、例えばシラノールカラなる
スピンコード剤を回転塗布し、引き続き、窒素ガス中に
、８０’Ｃで３０分間保ちスピンコード剤の溶媒（エチ
ルアルコール）を蒸発させ、さらに、窒素ガス中で約４
５０℃の熱処理を３０分間施して上記スピンコード剤を
ガラス化してスピンオンガラス（酸化珪素膜）６を形成
する。次に第２図ｄに示すように、このスピンオンガラ
ス６上にプラズマＣＶＤ法により、例えば膜厚０．５μ
ｍの窒化珪素膜１０を堆積する。この後第２図ｅに示す
ようにスルーホール７を開孔し。
ｐｓｅ９（’Ｊｙ濃度４ｗｔ４）ｉ常圧ＣＶ Ｄ法によ
り堆積する。さらに第２図Ｃに示すように、このＰＳＧ
ｅ上に珪素のオキシ誘導体、例えばシラノールカラなる
スピンコード剤を回転塗布し、引き続き、窒素ガス中に
、８０’Ｃで３０分間保ちスピンコード剤の溶媒（エチ
ルアルコール）を蒸発させ、さらに、窒素ガス中で約４
５０℃の熱処理を３０分間施して上記スピンコード剤を
ガラス化してスピンオンガラス（酸化珪素膜）６を形成
する。次に第２図ｄに示すように、このスピンオンガラ
ス６上にプラズマＣＶＤ法により、例えば膜厚０．５μ
ｍの窒化珪素膜１０を堆積する。この後第２図ｅに示す
ようにスルーホール７を開孔し。
さらに、上層ムｌ配線８を形成して人！！２層配線構造
が完成する。
が完成する。
発明が解決しようとする問題点
しかしながら、この場合、プラズマＣＶＤ法により堆積
した窒化珪素膜１０は非常に大きい圧縮ストレス（４〜
２ｏＸ１Ｑ９ｄｙｎ／Ｃｄ）を有しているだめ、ＰＳＧ
膜９およびスピンオンガラス６（共に引張りストレスで
その大きさは約２Ｘ１０９ｄｙｎ／ＣＩ）が介在してい
るにもかかわらず、下層Ａｊ？配線３には引張力が働き
、形状が変化して断線に至るという信頼性上の問題が生
じる。特に、配線幅が２μｍ以下の微細配線の場合は、
断線に至ることが多い。この現象は、半導体装置を高温
化で長時間使用した場合に生じやすい。
した窒化珪素膜１０は非常に大きい圧縮ストレス（４〜
２ｏＸ１Ｑ９ｄｙｎ／Ｃｄ）を有しているだめ、ＰＳＧ
膜９およびスピンオンガラス６（共に引張りストレスで
その大きさは約２Ｘ１０９ｄｙｎ／ＣＩ）が介在してい
るにもかかわらず、下層Ａｊ？配線３には引張力が働き
、形状が変化して断線に至るという信頼性上の問題が生
じる。特に、配線幅が２μｍ以下の微細配線の場合は、
断線に至ることが多い。この現象は、半導体装置を高温
化で長時間使用した場合に生じやすい。
又、下層ムｌ配線３上の酸化珪素膜９は引張りストレス
を有するため、上層のスピンオンガラス５を熱硬化する
過程で、下層ムｌ配線３の熱膨張にともない酸化珪素膜
９にクラックやピンホールが生じ、この間隙を通じて、
例えばスピンオンガラスの成分であるシラノールが下層
人ｌ配線３（Ｃ達して、これを腐蝕すると云う問題を生
じる。
を有するため、上層のスピンオンガラス５を熱硬化する
過程で、下層ムｌ配線３の熱膨張にともない酸化珪素膜
９にクラックやピンホールが生じ、この間隙を通じて、
例えばスピンオンガラスの成分であるシラノールが下層
人ｌ配線３（Ｃ達して、これを腐蝕すると云う問題を生
じる。
これに対し、スピンオンガラス６上にプラズマ窒化珪素
膜の代りに、常圧ＣＶＤ法によるＰＳＧ膜を形成した場
合は、３層の層間絶縁膜のストレスがすべて引張りスト
レスとなるため、熱処理時にクラックが発生する。特に
クラックはムｌ配線上に発生しやすく、下層ムｌ配線と
上層人Ｅ配線の間に電気的リークが生じることが多い。
膜の代りに、常圧ＣＶＤ法によるＰＳＧ膜を形成した場
合は、３層の層間絶縁膜のストレスがすべて引張りスト
レスとなるため、熱処理時にクラックが発生する。特に
クラックはムｌ配線上に発生しやすく、下層ムｌ配線と
上層人Ｅ配線の間に電気的リークが生じることが多い。
問題点を解決するための手段
上記問題点を解決するために、本発明の半導体装置の製
造方法は、半導体基板上に直接又は絶縁膜を介して設け
た第１の導電層上にプラズマＣＶＤ法により第１の酸化
珪素膜を被着する工程と、前記第１の酸化珪素膜上に珪
素のオキシ誘導体を回転塗布する工程と、熱処理を施す
ことにより上記珪素のオキシ誘導体を第２の酸化珪素膜
にする工程と、前記第２の酸化珪素膜上に常圧ＣＶＤ法
により第３の酸化珪素膜を被着する工程と、前記第３の
酸化珪素膜上に第２の導電層を形成する工程゛ とを存
する。
造方法は、半導体基板上に直接又は絶縁膜を介して設け
た第１の導電層上にプラズマＣＶＤ法により第１の酸化
珪素膜を被着する工程と、前記第１の酸化珪素膜上に珪
素のオキシ誘導体を回転塗布する工程と、熱処理を施す
ことにより上記珪素のオキシ誘導体を第２の酸化珪素膜
にする工程と、前記第２の酸化珪素膜上に常圧ＣＶＤ法
により第３の酸化珪素膜を被着する工程と、前記第３の
酸化珪素膜上に第２の導電層を形成する工程゛ とを存
する。
作用
プラズマＣ”／Ｄ法による酸化珪素膜は適度の（約１ｘ
１ｏ９ｄｙｎ／ｄ ）圧縮ストレスを有しており、上
記工程によれば、下層Ａ！！配線に働く引張力は非常に
小さくなるためＡｊ？配線が断線するという信頼性上の
問題が解決されると同時に、層間絶縁膜のクラックも発
生せず、下層ｉｆ配線と上層五Ｅ配線の間の電気的リー
クも防止できる。
１ｏ９ｄｙｎ／ｄ ）圧縮ストレスを有しており、上
記工程によれば、下層Ａ！！配線に働く引張力は非常に
小さくなるためＡｊ？配線が断線するという信頼性上の
問題が解決されると同時に、層間絶縁膜のクラックも発
生せず、下層ｉｆ配線と上層五Ｅ配線の間の電気的リー
クも防止できる。
実施例
以下、本発明の一実施例を第１図を用いて説明する。な
お、簡明化のために、同図にはｋｌ ２層配線部分のみ
を示し、トランジスタ領域は示していない。
お、簡明化のために、同図にはｋｌ ２層配線部分のみ
を示し、トランジスタ領域は示していない。
第１図ａに示すようにまず、シリコン基鈑１上の回路素
子（図には示されていない）を覆うようにＰＳＧ膜２か
ら成る層間絶縁膜を形成した後、例えば、膜厚Ｏ，Ｓμ
ｍの下層ムｌ配線３を形成する。この後第１図すに示す
ように、プラズマＣＶＤ法により、例えば、膜厚０．４
μｍの酸化珪素膜４を堆積する。この時、一般に５ｉＨ
４Ｎ２０混合ガスがよく用いられる。さらに第１図Ｃに
示すようにこのプラズマＣＶＤ法により成長した酸化珪
素膜４上に７ラノールを含むスピンコード剤を回転塗布
した後、窒素ガス中に８０’Ｃで３０分間保ちスピンコ
ート剤の溶媒を蒸発させ、さらに、窒素ガス中で約４５
０℃の熱処理を３０分間施して上記スピンコード剤をガ
ラス化してスピンオンガラス（酸化珪素膜）６を形成す
る。このスピンオンガラス６の形成によシ、ウェハー表
面の凹凸が平坦化される。次に第１図ｄに示すように常
圧ｃｖｎ法により例えば、ＳｉＨ４，ＰＨ３，０□混合
ガスを用いて膜厚０，３．ｌｊｍのＰＳＧ （Ｐ濃度４
ｗｔ％）６を上記スピンオンガラス６上に堆積する。
子（図には示されていない）を覆うようにＰＳＧ膜２か
ら成る層間絶縁膜を形成した後、例えば、膜厚Ｏ，Ｓμ
ｍの下層ムｌ配線３を形成する。この後第１図すに示す
ように、プラズマＣＶＤ法により、例えば、膜厚０．４
μｍの酸化珪素膜４を堆積する。この時、一般に５ｉＨ
４Ｎ２０混合ガスがよく用いられる。さらに第１図Ｃに
示すようにこのプラズマＣＶＤ法により成長した酸化珪
素膜４上に７ラノールを含むスピンコード剤を回転塗布
した後、窒素ガス中に８０’Ｃで３０分間保ちスピンコ
ート剤の溶媒を蒸発させ、さらに、窒素ガス中で約４５
０℃の熱処理を３０分間施して上記スピンコード剤をガ
ラス化してスピンオンガラス（酸化珪素膜）６を形成す
る。このスピンオンガラス６の形成によシ、ウェハー表
面の凹凸が平坦化される。次に第１図ｄに示すように常
圧ｃｖｎ法により例えば、ＳｉＨ４，ＰＨ３，０□混合
ガスを用いて膜厚０，３．ｌｊｍのＰＳＧ （Ｐ濃度４
ｗｔ％）６を上記スピンオンガラス６上に堆積する。
この後第１図ｅに示すように、スルーホール７を開孔し
、さらに、上層ＡＩ！配線８を形成してム１２層配線構
造が完成する。
、さらに、上層ＡＩ！配線８を形成してム１２層配線構
造が完成する。
以上の実施例による多層配線構造では下層ムｌ配線上に
圧縮ストレスを有するプラズマＣＶＤ酸化珪素膜４が形
成されているため、このプラズマ（、ＩＤ酸化珪素膜４
上のスピンオンガラス５訃よびＰＳＧ膜６に働く、ムｌ
配線の熱膨張に起因した引張力は緩和されるととＫなり
、スピンオンガラス５およびＰＳＧ膜６にはクラックが
発生しない。
圧縮ストレスを有するプラズマＣＶＤ酸化珪素膜４が形
成されているため、このプラズマ（、ＩＤ酸化珪素膜４
上のスピンオンガラス５訃よびＰＳＧ膜６に働く、ムｌ
配線の熱膨張に起因した引張力は緩和されるととＫなり
、スピンオンガラス５およびＰＳＧ膜６にはクラックが
発生しない。
また、下層ＡＪ配線上のプラズマ酸化珪素膜４は圧縮ス
トレスを有するため、上層のスピンオンガラス５の熱硬
化時の加熱による下層人ｌ配線３の熱膨張によって、プ
ラズマＣＶＤ酸化珪素膜４にクラックやピンホールが発
生する事が防止され、スピンガラスの成分であるシラノ
ールによる下層ＡＩ！配線３の腐蝕が防止出来る。
トレスを有するため、上層のスピンオンガラス５の熱硬
化時の加熱による下層人ｌ配線３の熱膨張によって、プ
ラズマＣＶＤ酸化珪素膜４にクラックやピンホールが発
生する事が防止され、スピンガラスの成分であるシラノ
ールによる下層ＡＩ！配線３の腐蝕が防止出来る。
またプラズマＣＶＤ法により形成した酸化珪素膜の圧縮
ストレスの大きさは約１ｘ １０９ｄｙｎ／ｉであシ、
プラズマＣＶＤ法による窒化珪素膜の圧縮ストレス（約
７ Ｘ １ ｏ９ｄｙｎ／ｃｉ）に較べ非常に小さいた
め、下層ムｌ配線が引張られて断線するという問題が防
止できる。
ストレスの大きさは約１ｘ １０９ｄｙｎ／ｉであシ、
プラズマＣＶＤ法による窒化珪素膜の圧縮ストレス（約
７ Ｘ １ ｏ９ｄｙｎ／ｃｉ）に較べ非常に小さいた
め、下層ムｌ配線が引張られて断線するという問題が防
止できる。
発明の詳細
な説明したように、本発明によれば、多層配線の眉間絶
縁膜のクラックおよびムｌ配線の断線を防止できるため
、半導体装置の信頼性を向上することができる。
縁膜のクラックおよびムｌ配線の断線を防止できるため
、半導体装置の信頼性を向上することができる。
第１図＆ −ｙ ｅは、本発明の一実施例の製造工程を
示す断面図、第２図ａ〜ｅは、従来例の製造工程を示す
断面図である。 １・・・・・・シリコン基板、２，６．９・・・・・・
常圧ＣＶＤ酸化珪素膜、３・・・・・・下層ムｌ配線、
４・・・・・・プラズマ酸化珪素膜、６・・・・・・ス
ピンオンガラス、７・・・・・・スルーホール、８・・
・・・・上層ムｌ配線、１０・・・・・・プラズマ窒化
珪素膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名５−
スピンオン方゛°ラス
示す断面図、第２図ａ〜ｅは、従来例の製造工程を示す
断面図である。 １・・・・・・シリコン基板、２，６．９・・・・・・
常圧ＣＶＤ酸化珪素膜、３・・・・・・下層ムｌ配線、
４・・・・・・プラズマ酸化珪素膜、６・・・・・・ス
ピンオンガラス、７・・・・・・スルーホール、８・・
・・・・上層ムｌ配線、１０・・・・・・プラズマ窒化
珪素膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名５−
スピンオン方゛°ラス
Claims (2)
- （１）半導体基板上に直接又は絶縁膜を介して設けた第
１の導電層上にプラズマＣＶＤ法により第１の酸化珪素
膜を被着する工程と、前記第１の酸化珪素膜上に珪素の
オキシ誘導体を回転塗布する工程と、熱処理を施するこ
とにより上記珪素のオキシ誘導体を第２の酸化珪素膜に
する工程と、前記第２の酸化珪素膜上に常圧ＣＶＤ法に
より第３の酸化珪素膜を被着する工程と、前記第３の酸
化珪素膜上に第２の導電層を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - （２）第１、第２および第３の酸化珪素膜が、燐、ボロ
ン、砒素の不純物中の少くも一種を含む特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29386785A JPS62154643A (ja) | 1985-12-26 | 1985-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29386785A JPS62154643A (ja) | 1985-12-26 | 1985-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154643A true JPS62154643A (ja) | 1987-07-09 |
Family
ID=17800176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29386785A Pending JPS62154643A (ja) | 1985-12-26 | 1985-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154643A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637651A (ja) * | 1986-06-27 | 1988-01-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6445148A (en) * | 1987-08-13 | 1989-02-17 | Fuji Xerox Co Ltd | Semiconductor device and manufacture thereof |
| US5270267A (en) * | 1989-05-31 | 1993-12-14 | Mitel Corporation | Curing and passivation of spin on glasses by a plasma process wherein an external polarization field is applied to the substrate |
| KR100538138B1 (ko) * | 1996-11-13 | 2006-12-07 | 어플라이드 머티어리얼스, 인코포레이티드 | 대기압 이하의 고온 조건에서 금속전 유전체층을 증착하기 위한 방법 및 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS57104225A (en) * | 1980-12-22 | 1982-06-29 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-12-26 JP JP29386785A patent/JPS62154643A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633899A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming multilayer wire |
| JPS57104225A (en) * | 1980-12-22 | 1982-06-29 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS637651A (ja) * | 1986-06-27 | 1988-01-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6445148A (en) * | 1987-08-13 | 1989-02-17 | Fuji Xerox Co Ltd | Semiconductor device and manufacture thereof |
| US5270267A (en) * | 1989-05-31 | 1993-12-14 | Mitel Corporation | Curing and passivation of spin on glasses by a plasma process wherein an external polarization field is applied to the substrate |
| KR100538138B1 (ko) * | 1996-11-13 | 2006-12-07 | 어플라이드 머티어리얼스, 인코포레이티드 | 대기압 이하의 고온 조건에서 금속전 유전체층을 증착하기 위한 방법 및 장치 |
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