JPS60217644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60217644A JPS60217644A JP7345184A JP7345184A JPS60217644A JP S60217644 A JPS60217644 A JP S60217644A JP 7345184 A JP7345184 A JP 7345184A JP 7345184 A JP7345184 A JP 7345184A JP S60217644 A JPS60217644 A JP S60217644A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製゛造方法、とりわけ同装置にお
ける被膜表面の平坦化方法に関するものである。
ける被膜表面の平坦化方法に関するものである。
従来例の構成とその問題点
従来、平坦化技術の例としてはリンケイ酸ガラス（以下
、ＰＳＧという）膜を加熱溶融させて表面の平坦化を図
かるリフローの技術があるが、加熱温度が高いために、
この処理工程でソース・ドレイン拡散層中の不純物が再
分布して拡散層深さが深くなるだめ、素子のチャネル長
が２μｍ以下の超ＬＳＩ素子では短チヤネル効果が問題
となってぐる。また、半導体素子の高集積化・高速化に
おいて要求される多層配線技術に関しても、配線にＡ１
を用いた場合、上層及び下層Ａ１配線間の層間絶縁膜
を成すＰＳＧの表面平坦化には高温を必要とするりフロ
ー技術は適用できない。比較的低温で太子を平坦化する
技術はいろいろあるが、そのなかの−例を第１図を用い
て説明する。
、ＰＳＧという）膜を加熱溶融させて表面の平坦化を図
かるリフローの技術があるが、加熱温度が高いために、
この処理工程でソース・ドレイン拡散層中の不純物が再
分布して拡散層深さが深くなるだめ、素子のチャネル長
が２μｍ以下の超ＬＳＩ素子では短チヤネル効果が問題
となってぐる。また、半導体素子の高集積化・高速化に
おいて要求される多層配線技術に関しても、配線にＡ１
を用いた場合、上層及び下層Ａ１配線間の層間絶縁膜
を成すＰＳＧの表面平坦化には高温を必要とするりフロ
ー技術は適用できない。比較的低温で太子を平坦化する
技術はいろいろあるが、そのなかの−例を第１図を用い
て説明する。
なお、第１図はＡ１ 多層配線技術において最も平坦化
の要求される工程、すなわち、上層Ａ１ 配線を形成す
るにあたり要求される下層Ａ１配線を被覆した絶縁膜（
層間絶縁膜）の平坦化工程を示す図であり、簡明化のた
め、図にはＡｌ Ｒ層配線部分のみを示し、あえてトラ
ンジスター領域の断面は示しでいない。
の要求される工程、すなわち、上層Ａ１ 配線を形成す
るにあたり要求される下層Ａ１配線を被覆した絶縁膜（
層間絶縁膜）の平坦化工程を示す図であり、簡明化のた
め、図にはＡｌ Ｒ層配線部分のみを示し、あえてトラ
ンジスター領域の断面は示しでいない。
第１図ａ［示すように、まず、シリコン基板１上に回路
素子および眉間絶縁膜（図には示されていない）を設け
た後、例えば膜厚０．８μｍの下層Ａ１配線２を形成す
る。この後、第１図すのように、膜厚が１．３μｍ、の
窒化ケイ素膜３をプラズマ形成法により被着する。さら
に、仁の窒化ケイ素膜３上に第１図Ｃのように例えばホ
トレジスト４を回転塗布する。次に、熱処理を施してホ
トレジスト４中の溶媒を除去した後、窒化ケイ素膜３お
よびホトレジスト４のエツチング速度がほぼ同一となる
ような条件下でホトレジスト４を完全にエツチング除去
する。なおこの時、下層Ａ１ 配線２上に被着した窒化
ケイ素膜３の一部も同時にエツチングすることにより、
第１図ｄのように、下層Ａ１配線２による表面段差はほ
ぼ平坦化される〇この後、第１図ｅのように、層間絶縁
膜として例えば膜厚１μｍの酸化ケイ素膜５を被着する
。引き続き、第１図ｆのように、スルーホール６を開孔
し、上層Ａ１配線Ｔを形成して完成する。しかしながら
、この場合、隣り合う下層Ａ１配線２間には誘電率の大
きい窒化ケイ素膜３（誘電率約７゜０）が位置するため
、隣接する下層Ａ１配線間容量が太きいという問題があ
る。これは、集積度が増し隣接する下層Ａ１配線間の距
離が接近するにつれて特に問題となり、例えば、その距
離が２μｍ以下になると、下層ＡＩ配線と上層ＡＩ配線
との間の容量よりも、隣接する下層Ａｌ配線間の容量が
犬きくなる。このように、配線容量が犬きくなると、半
導体素子における情報伝達の遅延が生じ、集積回路の性
能劣化の要因となることは明らかである、 一方、下層Ａ１配線２上に被着する窒化ケイ素膜３の代
わりに、誘電率の小さい（約３．５）酸化ケイ素膜（あ
るいはＰＳＧ膜）を用いた場合、平坦化工程においてホ
トレジストとこの酸化ケイ素膜（あるいはＰＳＧ膜）を
同一速度でエツチングするわけであるが、この時、酸化
ケイ素膜（あるいはＰＳＧ膜）から酸素が発生し、この
酸素が上記ホトレジストをエツチングしてしまうため、
なめらかな平坦面が得られないこと、また、一般に。
素子および眉間絶縁膜（図には示されていない）を設け
た後、例えば膜厚０．８μｍの下層Ａ１配線２を形成す
る。この後、第１図すのように、膜厚が１．３μｍ、の
窒化ケイ素膜３をプラズマ形成法により被着する。さら
に、仁の窒化ケイ素膜３上に第１図Ｃのように例えばホ
トレジスト４を回転塗布する。次に、熱処理を施してホ
トレジスト４中の溶媒を除去した後、窒化ケイ素膜３お
よびホトレジスト４のエツチング速度がほぼ同一となる
ような条件下でホトレジスト４を完全にエツチング除去
する。なおこの時、下層Ａ１ 配線２上に被着した窒化
ケイ素膜３の一部も同時にエツチングすることにより、
第１図ｄのように、下層Ａ１配線２による表面段差はほ
ぼ平坦化される〇この後、第１図ｅのように、層間絶縁
膜として例えば膜厚１μｍの酸化ケイ素膜５を被着する
。引き続き、第１図ｆのように、スルーホール６を開孔
し、上層Ａ１配線Ｔを形成して完成する。しかしながら
、この場合、隣り合う下層Ａ１配線２間には誘電率の大
きい窒化ケイ素膜３（誘電率約７゜０）が位置するため
、隣接する下層Ａ１配線間容量が太きいという問題があ
る。これは、集積度が増し隣接する下層Ａ１配線間の距
離が接近するにつれて特に問題となり、例えば、その距
離が２μｍ以下になると、下層ＡＩ配線と上層ＡＩ配線
との間の容量よりも、隣接する下層Ａｌ配線間の容量が
犬きくなる。このように、配線容量が犬きくなると、半
導体素子における情報伝達の遅延が生じ、集積回路の性
能劣化の要因となることは明らかである、 一方、下層Ａ１配線２上に被着する窒化ケイ素膜３の代
わりに、誘電率の小さい（約３．５）酸化ケイ素膜（あ
るいはＰＳＧ膜）を用いた場合、平坦化工程においてホ
トレジストとこの酸化ケイ素膜（あるいはＰＳＧ膜）を
同一速度でエツチングするわけであるが、この時、酸化
ケイ素膜（あるいはＰＳＧ膜）から酸素が発生し、この
酸素が上記ホトレジストをエツチングしてしまうため、
なめらかな平坦面が得られないこと、また、一般に。
エツチング速度が非常に小さいとい・う問題がある。
更に、下層配線がゲートをも構成する場合、従来の方法
では平坦化のエツチングの際イオン照射ダメソジが太き
いという問題もある。
では平坦化のエツチングの際イオン照射ダメソジが太き
いという問題もある。
発明の目的
本発明はこのような問題を解決するもので、隣接する下
層Ａｌ配線間の容量が小さく、イオン照射ダメッジが少
なく、かつなめらかな平坦化が可能な半導体装置の製造
方法を提供するものである。
層Ａｌ配線間の容量が小さく、イオン照射ダメッジが少
なく、かつなめらかな平坦化が可能な半導体装置の製造
方法を提供するものである。
発明の構成
本発明は下層Ａ１配線上に前もって１層間絶縁膜となる
酸イヒケイ素膜もしくはＰＳＧ膜を被着し、この酸化ケ
イ素膜もしくはＰＳＧ膜上に窒化ケイ素膜を成長した後
、更に有機樹脂層を回転塗布する。続いて、この有機樹
脂層と上記窒化ケイ素膜のエツチング速度がほぼ同一と
なるようなエツチング条件のもとて上記有機樹脂層を完
全に、上記窒化ケイ素膜の一部をエツチングすることに
よって下層Ａ１配線により生じた段差の平坦化を図かろ
うとするものである。
酸イヒケイ素膜もしくはＰＳＧ膜を被着し、この酸化ケ
イ素膜もしくはＰＳＧ膜上に窒化ケイ素膜を成長した後
、更に有機樹脂層を回転塗布する。続いて、この有機樹
脂層と上記窒化ケイ素膜のエツチング速度がほぼ同一と
なるようなエツチング条件のもとて上記有機樹脂層を完
全に、上記窒化ケイ素膜の一部をエツチングすることに
よって下層Ａ１配線により生じた段差の平坦化を図かろ
うとするものである。
実施例の説明
一例として、Ａｌ ２層配線技術において、本発明にか
かる絶縁膜の平坦化方法を採用したＭＯ３型半導体装置
の製造方法の一実施例を第２図を用いて説明する。尚、
簡明化のため、図には人１２層配線部分のみを示し、あ
えてトランジスター領域の断面は示していない。
かる絶縁膜の平坦化方法を採用したＭＯ３型半導体装置
の製造方法の一実施例を第２図を用いて説明する。尚、
簡明化のため、図には人１２層配線部分のみを示し、あ
えてトランジスター領域の断面は示していない。
第２図ａに示すように、まず、シリコン基板１上に所定
のＬａｃｏｓ酸化膜、ゲート酸化膜、ポリシリコンゲー
ト、ソース・ドレイン拡散層形成処理を行ったのち、こ
れらをおおう層間絶縁膜のＰＳＧ膜を形成した後、コン
タクト窓を開孔し、続いて。
のＬａｃｏｓ酸化膜、ゲート酸化膜、ポリシリコンゲー
ト、ソース・ドレイン拡散層形成処理を行ったのち、こ
れらをおおう層間絶縁膜のＰＳＧ膜を形成した後、コン
タクト窓を開孔し、続いて。
膜厚０．８μｍの下層ＡＩ配線２を形成する。この後、
第２図すのようＶＣ１層間絶縁膜となる膜厚１．０μｍ
の酸化ケイ素膜６を被着する。続いて、第２図Ｃのよう
に、膜厚１．３μｍの窒化ケイ素膜３をプラズマ形成法
により被着する。更に、この上に、第２図ｄのように、
ホトレジスト４を回転塗布した後１例えば１８０℃の熱
処理を施しホトレジスト４中の溶媒を完全に除去する。
第２図すのようＶＣ１層間絶縁膜となる膜厚１．０μｍ
の酸化ケイ素膜６を被着する。続いて、第２図Ｃのよう
に、膜厚１．３μｍの窒化ケイ素膜３をプラズマ形成法
により被着する。更に、この上に、第２図ｄのように、
ホトレジスト４を回転塗布した後１例えば１８０℃の熱
処理を施しホトレジスト４中の溶媒を完全に除去する。
次に、第２図ｅのように、ホトレジスト４および窒化ケ
イ素膜３のエツチング速度が同一となるエツチング条件
下でホトレジスト４を完全にエツチング除去するまでエ
ツチングし、下層Ａ１配線により生じた凹凸を平坦化す
る。尚、この時、窒化ケイ素膜３の一部も同時にエツチ
ングされる。エツチングガスとしてはＣＦ４１０２混合
ガスを用いるが、ホトレジスト４および窒化ケイ素膜３
のエツチング速度が０２ 濃度に依存するため１両者の
エツチング速度比が１となるように０２ 濃度を決定す
る。この後、ホトレジストをマスクにして、まず、窒化
ケイ素膜３をＣＦ４１０２混合ガスを用いて等方性エツ
チングし、更に上記ホトレジストをマスクにして酸化ケ
イ素膜６を０３Ｆ８等のガスを用いて異方性エツチング
することによって、第２図ｆのように、スルーホール６
を形成する。最後に第２図ｇのように、第２Ａｌ配線を
形成して完成する。
イ素膜３のエツチング速度が同一となるエツチング条件
下でホトレジスト４を完全にエツチング除去するまでエ
ツチングし、下層Ａ１配線により生じた凹凸を平坦化す
る。尚、この時、窒化ケイ素膜３の一部も同時にエツチ
ングされる。エツチングガスとしてはＣＦ４１０２混合
ガスを用いるが、ホトレジスト４および窒化ケイ素膜３
のエツチング速度が０２ 濃度に依存するため１両者の
エツチング速度比が１となるように０２ 濃度を決定す
る。この後、ホトレジストをマスクにして、まず、窒化
ケイ素膜３をＣＦ４１０２混合ガスを用いて等方性エツ
チングし、更に上記ホトレジストをマスクにして酸化ケ
イ素膜６を０３Ｆ８等のガスを用いて異方性エツチング
することによって、第２図ｆのように、スルーホール６
を形成する。最後に第２図ｇのように、第２Ａｌ配線を
形成して完成する。
尚１本実施例では、下層Ａ１配線上に酸化ケイ素膜を形
成したが、他の例として、酸化ケイ素膜に代えてＰＳＧ
膜を用いても同様の効果があり。
成したが、他の例として、酸化ケイ素膜に代えてＰＳＧ
膜を用いても同様の効果があり。
また、窒化ケイ素膜上にホトレジストを回転塗布する代
わりに、ポリイミドを回転塗布して、このポリイミドと
窒化ケイ素膜を同一の速度でエツチングすることも有効
であることは明らかである。
わりに、ポリイミドを回転塗布して、このポリイミドと
窒化ケイ素膜を同一の速度でエツチングすることも有効
であることは明らかである。
発明の効果
本発明によれば、隣接する下層Ａ１配線間には誘電率の
小さい酸化ケイ素膜が位置するため、下層Ａ１配線間の
容量が小さくなる。また、平坦化のだめのエツチングの
際には、ホトレジストと窒や化ケイ素膜をエツチングす
るため、酸化ケイ素膜（あるいはＰＳＧ膜）をエツチン
グする時のような酸素発生はなく、エツチング中、常に
、ホトレジストおよび窒化ケイ素膜のエツチング速度が
同じ（同速度比＝１）となるため、平坦化エツチング終
了後の窒化ケイ素膜表面には回転塗布したホトレジスト
表面のプロファイルがそのまま再現されるため、非常に
なめらかな平坦化が可能である。
小さい酸化ケイ素膜が位置するため、下層Ａ１配線間の
容量が小さくなる。また、平坦化のだめのエツチングの
際には、ホトレジストと窒や化ケイ素膜をエツチングす
るため、酸化ケイ素膜（あるいはＰＳＧ膜）をエツチン
グする時のような酸素発生はなく、エツチング中、常に
、ホトレジストおよび窒化ケイ素膜のエツチング速度が
同じ（同速度比＝１）となるため、平坦化エツチング終
了後の窒化ケイ素膜表面には回転塗布したホトレジスト
表面のプロファイルがそのまま再現されるため、非常に
なめらかな平坦化が可能である。
更に、下層配線がゲートをも構成する場合、従来方法で
は、平坦化のエツチングの際、ゲート（下層配線）近傍
までエツチングされるためイオン照射によるダメノジに
よってトランジスター特性劣化の問題があったが１本発
明の場合、ゲート（下層配線）と窒化ケイ素膜の間に酸
化ケイ素膜が介在しているため、イオン照射ダメッジが
低減される。
は、平坦化のエツチングの際、ゲート（下層配線）近傍
までエツチングされるためイオン照射によるダメノジに
よってトランジスター特性劣化の問題があったが１本発
明の場合、ゲート（下層配線）と窒化ケイ素膜の間に酸
化ケイ素膜が介在しているため、イオン照射ダメッジが
低減される。
第１図ａ −ｆは従来技術を説明するだめの製造工程断
面図、第２図ａ −ｇは本発明の一実施例を説明するだ
めの製造工程断面図である。 １・・・・・・シリコン基板、２・・・・・・下層Ａ１
配線、３・・・・・・窒化ケイ素膜（プラズマナイトラ
イド）、４・・・・・・ホトレジスト、５・・・・・・
酸化ケイ素膜、６・・・・・・スルーホール、７・・・
・・・上層Ａ１配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （α）（０） 乙 （ｂン １．ｆ。 （Ｃ） （ｄ） 第２図 ＋（１） ｔｂ） （Ｃ） ＜ｃｌノ （ｅ）６
面図、第２図ａ −ｇは本発明の一実施例を説明するだ
めの製造工程断面図である。 １・・・・・・シリコン基板、２・・・・・・下層Ａ１
配線、３・・・・・・窒化ケイ素膜（プラズマナイトラ
イド）、４・・・・・・ホトレジスト、５・・・・・・
酸化ケイ素膜、６・・・・・・スルーホール、７・・・
・・・上層Ａ１配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 （α）（０） 乙 （ｂン １．ｆ。 （Ｃ） （ｄ） 第２図 ＋（１） ｔｂ） （Ｃ） ＜ｃｌノ （ｅ）６
Claims (1)
- （１）回路素子もしくは電極、配線膜を設けた半導体基
板上の凹凸面に酸化ケイ素膜もしくはリンケイ酸ガラス
膜を被着する工程と、前記酸化ケイ素膜もしくはリンケ
イ酸ガラス膜上に窒化ケイ素膜を被着する工程と、前記
窒化ケイ素膜上に有機樹脂層を塗布する工程と、前記有
機樹脂層と前記窒化ケイ素膜のエツチング速度がほぼ同
一となるエツチング条件下で前記有機樹脂層および前記
窒化ケイ素膜の一部をエツチングする工程を有すること
を特徴とする半導体装置の製造方法。 ＠）有機樹脂層がホトレジストもしくはポリイミドであ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345184A JPS60217644A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345184A JPS60217644A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60217644A true JPS60217644A (ja) | 1985-10-31 |
Family
ID=13518602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7345184A Pending JPS60217644A (ja) | 1984-04-12 | 1984-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60217644A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265256A (ja) * | 1988-08-31 | 1990-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH0273652A (ja) * | 1988-09-08 | 1990-03-13 | Nec Corp | 半導体装置の製造方法 |
| US5100826A (en) * | 1991-05-03 | 1992-03-31 | Micron Technology, Inc. | Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines |
| JPH06169021A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893353A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置の製造方法 |
| JPS5893328A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 絶縁層の平担化方法 |
-
1984
- 1984-04-12 JP JP7345184A patent/JPS60217644A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893353A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置の製造方法 |
| JPS5893328A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 絶縁層の平担化方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265256A (ja) * | 1988-08-31 | 1990-03-05 | Nec Corp | 半導体装置の製造方法 |
| JPH0273652A (ja) * | 1988-09-08 | 1990-03-13 | Nec Corp | 半導体装置の製造方法 |
| US5100826A (en) * | 1991-05-03 | 1992-03-31 | Micron Technology, Inc. | Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines |
| JPH06169021A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体装置及びその製造方法 |
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