JPS61113236A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61113236A
JPS61113236A JP23556084A JP23556084A JPS61113236A JP S61113236 A JPS61113236 A JP S61113236A JP 23556084 A JP23556084 A JP 23556084A JP 23556084 A JP23556084 A JP 23556084A JP S61113236 A JPS61113236 A JP S61113236A
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JP
Japan
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etching
film
insulating film
silicon nitride
nitride film
Prior art date
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Pending
Application number
JP23556084A
Other languages
English (en)
Inventor
Shuichi Mayumi
周一 真弓
Soichi Nishida
西田 宗一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
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Priority to JP23556084A priority Critical patent/JPS61113236A/ja
Publication of JPS61113236A publication Critical patent/JPS61113236A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法、とりわけ同装置におけ
る被膜表面の平坦化方法に関するものであるO 従来の技術 膜と略す)を加熱溶融させて表面の平坦化を図かるリフ
ローの技術があるが、加熱温度が高いために、この処理
工程でソース・ドレイン拡散層中の不純物が再分布して
拡散層深さが深くなるため。
素子のチャネル長が2μm以下の超LSI素子では短チ
ヤネル効果が問題となってくる。また、半導体素子の高
集積化、高速化において要求される多層配線技術に関し
ても、配線に人βを用いた場合、上層及び下層人4配線
間の眉間絶縁膜を成すPSO膜の表面平坦化には、高温
を必要とするりフロー技術は適用できない。比較的低温
で素子を平坦化する技術はいろいろあるが、そのなかの
−例を第翠を用いて説明する。
なお、第3図a −f’はAd多層配線技術において最
も平坦化の要求される工程、すなわち、上層人e配線を
形成するにあたり要求される下層人l配線を被覆した絶
縁膜(層間絶縁膜)の平坦化工程を示す図であり、簡明
化のため、図にはム42層配線部分のみを断面図で示し
、あえてトランジスター領域の断面は示していない。
第3図aに示すように、まず、シリコン基板1上に回路
素子および眉間絶縁膜(図には示されていない)を設け
た後、例えば膜厚O,aμmの下層ムl配線2を形成す
る。この後、第3図すのように、膜厚が1.3μmの窒
化ケイ素膜3をプラズマ形成法により被着する。さらに
、この窒化ケイ素膜3上に、第3図Cのように、例えば
、ホトレジスト4を回転塗布する。次に、熱処理を施し
てホトレジスト4中の溶媒を除去した後、窒化ケイ素膜
3およびホトレジスト4のエツチング速度がほぼ゛同一
となるような条件下でホトレジスト4および窒化ケイ素
膜3の一部をエツチングし、第3図dのように下層ムl
配線2による表面段差の平坦化を図かる。なお、この時
、エツチングガスとして、例えば0F410□混合ガス
を用いる。この後、第3図8のように、層間絶縁膜とし
て例えば膜厚1μmの酸化ケイ素膜5を被着する。引き
続き、第3図fのように、スルーホール6を開孔し、上
層ムl配線7を形成して完成する。
発明が解決しようとする問題点 この場合、ホトレジスト4および窒化ケイ素膜3を同時
にエツチングし、平坦化を図かる工程において、エツチ
ングの終点検出が困難であシ、再現性良く平坦面が得ら
れないという問題があった。
エツチング終点を決める方法としてSEM断面観察から
、エツチング量を割り出し、エツチング速度からエツチ
ング時間を決定する方法、あるいはホトレジスト中のC
(炭素)とエツチングガス中の02(酸素)が反応して
生ずるCOの発光スペクトルの経時変化を観察する方法
を用いてエツチングの終点検出を行っていた。いずれの
場合も、平坦化の再現性に問題があシ、下層ムl配線2
の表面段差によって上層ムβ配線アが第3図fでのくび
れ部8のところで断線してしまうという問題があった。
終点検出方法の前者の方法では、ウェハー間のホトレジ
ストおよび窒化ケイ素膜の膜厚のバラツキによって、ま
た、後者の方法では、ウェハー間の窒化ケイ素膜の膜厚
のバラツキによって、平坦化の再現性に問題が生じる。
本発明はこのような問題を解決するもので、ウェハー間
の窒化ケイ素膜およびホトレジストの膜厚のバラツキが
あっても、再現性良く平坦化が可能な半導体装置の製造
方法を提供するものである。
問題点を解決するだめの手段 本発明は平坦化のだめのエツチング時に、窒素の発光ス
ペクトルを観察することによシ、平坦化の終点検出を図
ろうとするものである。
作用 本発明によれば、ウェハー間の窒化ケイ素膜およびホト
レジストの膜厚のバラツキがあっても、下層ムl配線が
ウェハー表面に露出すると同時に再現性良くエツチング
を終了することが可能である。
実施例 一例として、人42層配線技術において、゛本発明にか
かる絶縁膜の平坦化方法を採用したMO3型半導体装置
の製造方法の一実施例を第1図a〜fの工程順断面図を
用いて説明する。尚、簡明化のため、図にはム12層配
線部分のみを示し、あえてトランジスター領域の断面は
示していない。
第1図aに示すように、まず、シリコン基板1上に所定
のLacos酸化膜、ゲート酸化膜、ポリシリコンゲー
ト、ソース・ドレイン拡散層形成処理を行ったのち、こ
れらをおおう眉間絶縁膜のPSG膜を形成したのち、コ
ンタクト窓を開孔し、続いて、膜厚0.8μmの下層A
g配線2を形成する。この後、第1図すのように、膜厚
1.3μmの窒化ケイ素膜3をプラズマ形成法により被
着する。
さらに、この窒化ケイ素膜3上に第1図Cのように、例
えばホトレジスト4を回転塗布する。次に。
熱処理を施してホトレジスト4中の溶媒を除去した後、
窒化ケイ素膜3およびホトレジスト4のエツチング速度
が同一となるような条件下でホトレジスト4および窒化
ケイ素膜3の一部をエツチングし、第1図dのように下
層人β配線2による表面段差の平坦化を図る。尚この時
、エツチングガスとしては例えば、CF4102混合ガ
スを用いる。
また、エツチングは後に記述する窒素の発光スペクトル
の経時変化を観察することによって終了する。この後、
第1図eのように、眉間絶縁膜として例えば膜厚1μm
の酸化ケイ素膜5を被着する。
引き続き、第1図fのように、スルーホー)V6を開孔
、上層人l配線7を形成して完成する。
エツチング中の窒素(N2)の発光スペクトp(405
、ca4nm )の経時変化を第2図&に、また、エツ
チング中の試料断面図を第2図すに示す。尚。
第2図&における人、B、C,D、それぞれは第3図す
の人、B、C,D、に対応している。第2図&において
、エツチングが始まシ、ム〜Bの領域では、ホトレジス
ト4中のN2分子スペクトルが現われる。その後、B〜
Cにおいては、窒化ケイ素膜3から生ずるN2によりN
2分子スペクトルの強度が増大し、C−Dにおいては、
ウェハー表面全面が窒化ケイ素膜から成り、N2分子ス
ペクトルの強度は一定値を保つ。D点を経過すると。
N2分子スペクト)v強度が低下するが、これは、AJ
I’表面がウェハー表面上に露出するため、ウェハー表
面での窒化ケイ素膜の占める割合が低下するからである
。このD点がエツチングの終点ということになる。この
方法によれば、再現性良く、平坦化が可能である。
発明の効果 本発明によれば、ホトレジストおよび窒化ケイ素膜の膜
厚がウェハー間で変化しても、下層配線の表面が露出す
ると同時にエツチングを終了することが可能で、常にな
めらかな平坦面が得られ。
その上に形成される上層人!配線の断線は生じない。
本実施例では、ホトレジストを塗布しだが、ホトレジス
トの代わりに、ポリイミドあるいはその他の樹脂を回転
塗布法によって形成しても同じ効果が期待できることは
明らかである。
まだ、下層配線上に窒化ケイ素膜を堆積したが、窒化ケ
イ素膜の代わシに酸化ケイ素膜あるいはその他の絶縁膜
を堆積し、その絶縁膜中に含まれる成分あるいは、その
化合物の発光スペクトル変化を観察することによって、
平坦化エツチングの終点検出を再現性良〈実施できるこ
とは明らかである。
【図面の簡単な説明】
第1図a −f’は本発明の一実施例を説明するだめの
製造工程断面図、第2図a、bは、本発明の一実施例を
説明するだめの補足図、第3図a −fは従来技術を説
明するだめの製造工程断面図である。 1・・・・・シリコン基板、2・・・・・・下層A/配
線、3・・・・・・窒化ケイ素膜、4・・・・・・ホト
レジスト、5・・・・・・酸化ケイ素膜、6・・・・・
・スル−ホール、7・・・・・・上層人β配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 (e) E−一一スルー広−ノb 第2図 第3図

Claims (3)

    【特許請求の範囲】
  1. (1)回路素子もしくは電極、配線膜を設けた半導体基
    板上の凹凸面に絶縁膜を被着し、更に、前記絶縁膜上に
    塗布形成膜を設けた後、前記塗布形成膜および前記絶縁
    膜のエッチング速度がほぼ同一となるエッチング条件下
    で前記塗布形成膜と前記絶縁膜の一部とをエッチングし
    、平坦化を図る工程において、前記絶縁膜に含まれる成
    分もしくはその化合物の発光スペクトルを観察すること
    により、前記エッチングの終点を検出することを特徴と
    する半導体装置の製造方法。
  2. (2)絶縁膜が窒化ケイ素膜であり、かつ、窒素の発光
    スペクトルを観察することによりエッチングの終点を検
    出することを特徴とする特許請求の範囲第1項記載の半
    導体装置の製造方法。
  3. (3)塗布形成膜がホトレジストもしくはポリイミドで
    あることを特徴とする特許請求の範囲第1項記載の半導
    体装置の製造方法。
JP23556084A 1984-11-08 1984-11-08 半導体装置の製造方法 Pending JPS61113236A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62296425A (ja) * 1986-06-16 1987-12-23 Nec Corp エツチバツク平坦化方法
JP2019204815A (ja) * 2018-05-21 2019-11-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置

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JPS58182833A (ja) * 1982-04-19 1983-10-25 ミテル・コ−ポレ−シヨン 集積回路の平面化方法
JPS59125629A (ja) * 1983-01-05 1984-07-20 Nec Corp 平担化方法
JPS59171124A (ja) * 1983-03-18 1984-09-27 Hitachi Ltd ホトレジスト被膜の埋込み方法

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