JPH01191450A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01191450A
JPH01191450A JP1448988A JP1448988A JPH01191450A JP H01191450 A JPH01191450 A JP H01191450A JP 1448988 A JP1448988 A JP 1448988A JP 1448988 A JP1448988 A JP 1448988A JP H01191450 A JPH01191450 A JP H01191450A
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JP
Japan
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insulating film
interlayer insulating
layer
forming
metal electrode
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Pending
Application number
JP1448988A
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English (en)
Inventor
Hiroshi Takeuchi
寛 竹内
Shigeki Kimura
繁樹 木村
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) この発明は半導体装置の製造方法特にAQ多層配線構造
を用いた半導体装置の製造方法に関する。
(従来の技術) 従来、半導体素子の特性向上と高集積化のため、スケー
リング則による素子の縮小化が行なわれている。然しな
がら金属電極配線例えばアルミニウム配線形成は素子の
高集積化による電流密度の増加からスケーリング則を受
は入れ難い。従って、i電極配線を重ねた、2層以上即
ち多層配線技術が要求されて来た。この多層配線技術の
問題点は1層目の金属電極線(例えば1−3i、Si1
.0%添加)を形成した後2層目の金属電極配線とを絶
縁する層間絶縁膜の形成と更らに2層目の金属電極配線
を精度よく形成する為の平坦化技術に有する。−殻内に
平均技術は、2つの方法が知られている。
その1つは、レジストエッチバック法と呼ばれ1層目の
金属電極配線を形成(Mj層間絶縁膜被覆した後の半導
体板に生じた凹凸を例えばフォトレジスト等の回転塗布
により平坦化し続いて表面をエツチング(エツチング)
する。この時層間絶縁膜の曲部分のみをエツチングし凹
部分(即ち底部)はフォトレジストで保護される為エツ
チングが進行せず平坦化が達成される。もう1つは層間
絶縁膜を被覆した後の半導体基板上に生じた凹凸表面上
にS OG (Spin on Grass)膜を塗布
し、その後SOG膜を覆う第2の層間絶縁膜を形成し平
坦化を達成するSOa法がある。
(発明が解決しようとする課題) これら従来技術による平坦化法の問題点として前述のレ
ジストエツチング法は凸部のエツチング(エッチバック
)の制御性に困難がある。また後述のSOG法では、微
線な凹凸の平坦化に適しているが、その後行なう第2層
目の金属配線と第1層目の金属の接続をする連通孔を開
口する際に用いるR I E (Reactiue i
on etching)により生成された絶縁性の反応
生成物が連通孔を塞ぐ。また引続き行なう第2層目の金
属電極配線材料の形成時にS OG (Spin on
 Grass)層からの放出ガスが連通孔内の金属電極
配線を酸化し電気抵抗を増大する等の問題を引き起こし
ている。
SOGを用いた平坦化法の問題点を第2図(a)〜(b
)を用いて詳細に説明する。即ち、第2図(a)に示す
如く半導体基板上田にトランジスタ領域が形成され第1
層目の金属電極配線(AQ−3i)が終了し、SOG膜
による平坦化、層間絶縁形成、第2層目の金属電極配線
を第1層目の金属電極配線へ接続する連通孔(10)を
開口する。上記連通孔の開口はフォトレジストパターン
をマスクとし反応性イオンエツチング法により行なわれ
る。この時にオーバーエツチングにより第1層目の金属
電極配線材であるAQ −SLもわずかながらエツチン
グされ同時にエツチングされるマスク材のフォトレジス
トとの反応生成物が連通孔内壁面に付着する。この反応
生成物はアルミニウム化合物で次いて行なう酸素灰化法
によるフォトレジストの除去時にも連通孔内に残留する
。引続き純水洗浄の処理を施し第2図(b)の如く第2
層目の金属電極配線(13)を施し半導体装置が形成さ
れる。然しながら、第2図(a)の連通孔内に残留した
フォトレジストとアルミニウムの反応生成物は第2層目
の金属電極材形成の前処理である純水洗浄により一部は
剥離除去されるが一部残留し金属電極材の連通孔内への
形成を防げる。更らに反応生成物の剥離により現出した
連通孔内壁のSOG9層からの脱ガスにより第2層目の
金属電極材が酸化(14)され電気抵抗が増大する。こ
の結果完成された半導体装置の特性を調べると第1層目
と第2層目の金属電極が接続する接触抵抗値がバラツキ
をもちその値は1.0μs2の連通口内で0.5Ω〜無
限大と大きな値となっていた。
本発明の目的は、上記事情に鑑みてなされたもので、S
OG法を用いた2層金属配線構造を有する半導体装置の
信頼性向上を図り得る製造方法を提供することを目的と
するものである。
〔発明の構成〕
(課題を解決するための手段) 本発明は半導体基板に形成された能動素子を接続する第
1層目の金属電極配線パターン形成した後、第1の層間
絶縁膜を形成し、続いて5pin onGrassを塗
布引き続き第2の層間絶縁膜を形成した後、第1層目の
金属電極配線パターンに連通ずる連通孔を第2の層間絶
縁膜、5pin on Grass、第1層間絶縁膜を
介して開口する。この後半導体基板全体をコリン濃度5
%〜20%(重量比)の溶液に浸漬し、更らに酸素分圧
10%以上のガスプラズマに曝す工程を経てこの後従来
と同様第2層目の金属電極配線を形成する。
次に本発明の半導体装置の製造方法のコリン濃度と酸素
分圧の限定理由について詳細に説明する。
■ コリン コリンの水溶液は反応性イオンエツチングによって生成
されるアルミニウム或いはアルミニウム合金と有機物(
例えばフォトレジスト)との混合合成物を溶解する。か
かるコリンの濃度が20%を超えると金属電極配線材の
アルミニウム或はアルミニウム合金自体の溶解速度が急
上昇し、部以下では前記混合合成物の溶解速度が著しく
低下する。
より好ましいコリンの濃度は重量比で5%〜20%の範
囲である。
■ 酸素 酸素はガスプラズマ化する事により連通孔側壁面に現出
しているS OG (Spin on Grass)層
のDensify効果をもつ。かかる酸素ガスプラズマ
の分圧は、10%以下ではS OG (Spin on
 Grass)のDensify効果を著しく低下する
。好ましくはSOGの酸化とDensify効果を高め
る酸素分圧10%以上のガスプラズマ放電に連通孔を開
口した半導体基板を曝らす事が望ましい6 (作 用) 本発明によれば連通孔を開口した半導体基板をコリン溶
液に浸漬する事により、連通孔開口時に生成されたR 
I E (Reactioe Can etching
)の反応生成物(アルミニウム或はアルミニウム合金と
ph□tOResistの混合合成物)を除去する。更
らに酸素ガスプラズマに曝らす事により連通孔側壁に現
出したS OG (Spin on Grass)をデ
ンシファイする事が出来るため、引続き行なう従来の第
2層目の金属電極配線材(例えばアルミニウム)の成膜
時に起こる連通孔内部の抵抗値の増大を防止する事がで
き信頼性の高い金属電極配線形成ができる。
(実施例) 以下本発明を第1図(a)〜(c)を用いて詳細に説明
する。
第1図(a)に従来法と同様の半導体装置製造工程を用
いた第2層目の金属電極配線形成直前の工程断面図を示
す。第1図(a)は、以下に示す工程を径で形成される
。即ち、p型(100)基板ω上にローchannel
 トランジスタを形成し第1層目の金属電極であるAQ
−3i(SL含有量1.0%)合金配線■のパターンを
設け、第1の層間絶縁膜(8)をシランガス(SiH4
)と亜酸化窒素(N20)ガスを用いたプラズマCV 
D (Chemical vaper deposit
ion)法によりシリコン酸化膜を厚さ0.5−堆積す
る。続いてSOG (Spin on Grass)膜
(9)を全面に厚さ0.3−塗布硬化し平坦化を達成し
た後第2の層間絶縁膜(へ)′を第1の層間絶縁膜(8
)と同様にプラズマCVD法により厚さ0.5m坦積す
る。引続きフォトレジストマスクパターンを用い第1層
目の金属電極配線であるAQ −Si■パターン表面に
達する連通孔(10)をフレオン系ガスを用いた反応性
イオンエツチング法で開口しマスク材のフォトレジスト
を酸素灰化法により除去する。以上の工程により第1図
(a)が形成される。
続いて連続孔内に生じた絶縁性の反応生成物(11)を
第1図(b)の如く本発明であるコリン濃度7%水溶液
に30秒間浸漬し、更らに酸素分圧50%、圧力1 、
0Torr、周波数13.56MHz電力3%l/ a
lプラズマ放電(12)に約10分間曝らす。以上の本
発明の処理を施した後通常の製造工程に従って第2層目
の金属’i¥を極であるAQ −SL配線(13)を形
成し、第1図(C)に示すような半導体装置が得られる
このようにして形成された半導体装置は、第1図(c)
から判るように平坦化技術に5OGIIを用い2層金属
電極配線構成を有しているにもかかららず従来技術で生
じた連通孔(10)内での抵抗増大等の問題点を解決で
きた。
〔発明の効果〕
即ち本流側で形成した半導体装置を用いて、第1層目の
金属電極配線■と第2層目の金属極配線(13)との接
触抵抗を測定した。測定は連通孔の開口面線約1.0μ
s2で・あるが本実施例を施すことにより0.02Ω以
下であり従来技術の0.5Ωから無限大とバラツキが大
であった金属電極配線間の接触抵抗が大幅に改善された
6 尚本実施例では、絶縁性の反応生成物を除去する為に7
%濃度の水溶液を用いたがアルコール系の溶液によって
も同等の効果が得られることは言うまでもない。
【図面の簡単な説明】
第1図は本発明における一実施例の製造工程を示す断面
図、第2図は従来の製造工程を示す断面図である。 図示において ■・・・p型シリコン基板 ■・・・フィールド酸化膜
(3)・・・ゲート酸化膜   6)・・・Po1y−
5iゲート電極■、(5’)・・・ソース及びドレイン
拡散層(0・・・層間絶縁膜    (8)・・・第1
層AQ−3L電極配線0・・・第2層目の層間絶縁膜(
プラズマCVD酸化膜)(10)・・・連通孔    
 (11)・・・絶縁性の反応生成物(12)・・・酸
素ガスプラズマ (13)・・・第2層AQ −Si電極配線(14)・
・・電気抵抗増大したAQ−3i電極配線代理人 弁理
士 則 近 憲 佑 同  松山光之 第1図

Claims (3)

    【特許請求の範囲】
  1. (1)半導体基板のフィールド絶縁膜で囲まれた素子形
    成領域にゲート絶縁膜を介してゲート電極を形成する工
    程と、不純物を導入してソース及びドレイン領域を形成
    する工程と、前記ゲート電極とソースドレイン領域およ
    びフィールド絶縁膜上に第1の層間絶縁膜を形成する工
    程と第1の層間絶縁膜に所望のコンタクトホールを形成
    する工程と、前記半導体基板表面にアルミニウム膜を被
    着し第1層目のアルミニウムパターンを形成する工程と
    、第2の層間絶縁膜を形成する工程と、SOG膜を塗布
    する工程と、第3の層間絶縁膜を形成する工程と、前記
    第3層目の層間絶縁膜とスピンオンプラス及び第2層目
    の層間絶縁膜を連通し第1層目のアルミニウムパターン
    に接続する連通孔を開口する工程と、開口した後少なく
    もコリンを含む溶液に浸漬する工程と、酸素を含むガス
    プラズマに曝らす工程と、全面に第2層目のアルミニウ
    ム膜を被着し所望の電極配線パターンを形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. (2)前記コリンを含む溶液は0.5重量%〜20重量
    %のコリンを含有することを特徴とする請求項1記載の
    半導体装置の製造方法。
  3. (3)前記酸素を含むガスプラズマは分圧比で10%以
    上の酸素を含有し且つ高周波電力により励起されるを特
    徴とする請求項1記載の半導体装置の製造方法。
JP1448988A 1988-01-27 1988-01-27 半導体装置の製造方法 Pending JPH01191450A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135445B2 (en) 2001-12-04 2006-11-14 Ekc Technology, Inc. Process for the use of bis-choline and tris-choline in the cleaning of quartz-coated polysilicon and other materials
US7547669B2 (en) 1998-07-06 2009-06-16 Ekc Technology, Inc. Remover compositions for dual damascene system

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547669B2 (en) 1998-07-06 2009-06-16 Ekc Technology, Inc. Remover compositions for dual damascene system
US7135445B2 (en) 2001-12-04 2006-11-14 Ekc Technology, Inc. Process for the use of bis-choline and tris-choline in the cleaning of quartz-coated polysilicon and other materials

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