JPS58201362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58201362A JPS58201362A JP57085215A JP8521582A JPS58201362A JP S58201362 A JPS58201362 A JP S58201362A JP 57085215 A JP57085215 A JP 57085215A JP 8521582 A JP8521582 A JP 8521582A JP S58201362 A JPS58201362 A JP S58201362A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＳ ）ランノスタ等の半導体装置の製造
方法に係り、特に被エツチング膜とその下地膜とのエツ
チングレート差が充分に確保できないエツチング工程に
おいて、下地膜の段差構造に起因する局所的な被エツチ
ング膜の膜厚差により、部分的にオーバーエツチング進
行して下地膜が膜減りするのを防止するようにした改良
に関する。
方法に係り、特に被エツチング膜とその下地膜とのエツ
チングレート差が充分に確保できないエツチング工程に
おいて、下地膜の段差構造に起因する局所的な被エツチ
ング膜の膜厚差により、部分的にオーバーエツチング進
行して下地膜が膜減りするのを防止するようにした改良
に関する。
半導体装置の微細化に伴ないエツチングレート差の小さ
なエツチング技術か人−に導入されている。そして反応
性イオンエツチング技術番まその代表的なものであり、
微細化に好適である反面、被エツチング膜とその下地膜
とのエツチングレート差が充分に確保できない難点があ
る。
なエツチング技術か人−に導入されている。そして反応
性イオンエツチング技術番まその代表的なものであり、
微細化に好適である反面、被エツチング膜とその下地膜
とのエツチングレート差が充分に確保できない難点があ
る。
第１図（＆）ないしｉｇ）は従来の方法によってアルミ
ニウムのＭＯＳ ）ランノスタを製造する場合の各工程
を示す断面図である。以下図面に従ってその製造方法を
説明する。
ニウムのＭＯＳ ）ランノスタを製造する場合の各工程
を示す断面図である。以下図面に従ってその製造方法を
説明する。
まず第１図（＆）に示すように、一方導電型たとえばＰ
型のシリコン半導体基板１１七に所定間隔を保って一対
のＮ＋型領域ＪＪ、ＪＪを形成する。この時、基板１１
０表面＆Ｃ１ｍＪ時に形成さｈるシリコン酸化膜を全面
除去し圧抜、−ｒｆｃＫ基板１ノの表面にＣＶＤ法によ
って５０００Ｘ〜５ｏｏｏｌ程度の厚いシリコン酸化膜
１４を被着形成し、さらにこの後、ダート領域に対応す
る部分のシリコン酸イＹ膜１４にＰＥＰ技術によって孔
１５を開［Ｊする３゜ 次に第１図（ｂ）に示すように、熱酸化法によ。
型のシリコン半導体基板１１七に所定間隔を保って一対
のＮ＋型領域ＪＪ、ＪＪを形成する。この時、基板１１
０表面＆Ｃ１ｍＪ時に形成さｈるシリコン酸化膜を全面
除去し圧抜、−ｒｆｃＫ基板１ノの表面にＣＶＤ法によ
って５０００Ｘ〜５ｏｏｏｌ程度の厚いシリコン酸化膜
１４を被着形成し、さらにこの後、ダート領域に対応す
る部分のシリコン酸イＹ膜１４にＰＥＰ技術によって孔
１５を開［Ｊする３゜ 次に第１図（ｂ）に示すように、熱酸化法によ。
て、上記開口された孔１５の露出面に７００λ株度の厚
みの薄いｒ−）用シリコン酸化膜１６を形成する。
みの薄いｒ−）用シリコン酸化膜１６を形成する。
次に必要に応じてしきい値ｈａＪ−のためのイオン注入
、アニール処理を施した後、第１図（Ｃ）に示すように
ＰＥＰ技術によって、上記シリコン酸化膜１４に上記一
対ＯＮ＋Ｂｌ領域１２．１１に対応するコンタクト孔１
１．ｌｉｔを一口する。
、アニール処理を施した後、第１図（Ｃ）に示すように
ＰＥＰ技術によって、上記シリコン酸化膜１４に上記一
対ＯＮ＋Ｂｌ領域１２．１１に対応するコンタクト孔１
１．ｌｉｔを一口する。
次に第１図（ｄ） Ｋ示すように、基板１１の露出面に
蒸着技術によって、ｈＭ比で１％のシリコンを含有する
アルミニウムとシリコンの混合物を被着して６０００Ｘ
〜７０００Ｘ程度の厚みの導電層１ｇ管形成する。
蒸着技術によって、ｈＭ比で１％のシリコンを含有する
アルミニウムとシリコンの混合物を被着して６０００Ｘ
〜７０００Ｘ程度の厚みの導電層１ｇ管形成する。
次に第１図（・）Ｋ示すように、上記導電層Ｊ９上に所
定の厚みでレジスト膜２０を塗布形成し、これをパター
ニング形成する。
定の厚みでレジスト膜２０を塗布形成し、これをパター
ニング形成する。
次に第１図（ｆ）に示すように、上記／４ターニングさ
れたレジスト膜２０をマスクにして反応性イオンエツチ
ング技術によシ＾ｉ］記導電層１９を選択エツチングす
る。
れたレジスト膜２０をマスクにして反応性イオンエツチ
ング技術によシ＾ｉ］記導電層１９を選択エツチングす
る。
さらに前記ｒ−）用シリコン酸化膜１６上に余分な導電
−１９か残らないようにオーバーエツチングを行ない、
その後Ｆｉｋｌｖ（ｇ）にがすように、残存しているレ
ノスト族２０を除去する。
−１９か残らないようにオーバーエツチングを行ない、
その後Ｆｉｋｌｖ（ｇ）にがすように、残存しているレ
ノスト族２０を除去する。
そしてこの後は、前＊ｙ−）用シリコン酸化膜Ｊ６上に
形成されているダート構造をマスクにしてＮ型不純物を
注入し、ルＪ紀一対の鰐型領域１２、ＩＪそれぞれと連
続するソースおよびドレイ／４＃４域を形成することに
よりＭＯＳ トランジスタが完成する。
形成されているダート構造をマスクにしてＮ型不純物を
注入し、ルＪ紀一対の鰐型領域１２、ＩＪそれぞれと連
続するソースおよびドレイ／４＃４域を形成することに
よりＭＯＳ トランジスタが完成する。
ところで、上ＦＭ２匠来の製造方法において、第１図（
ｄ）に示すように導電層１９を被盾形成゛する場合、下
地の厚いシリコン酸化１ｊ４１４と薄いシリコ／酸化膜
１６とでその境界部分に段差構造が形成され、この部分
にこの後の工程で上、チングされる導電層Ｊ９に膜厚差
か生じる。第２図は上記導１ｉＬＪｆｍ１Ｍか形成゛さ
れた後の前記ケ゛−ト領域部分子：抽出、拡大して示す
断面図でおる。
ｄ）に示すように導電層１９を被盾形成゛する場合、下
地の厚いシリコン酸化１ｊ４１４と薄いシリコ／酸化膜
１６とでその境界部分に段差構造が形成され、この部分
にこの後の工程で上、チングされる導電層Ｊ９に膜厚差
か生じる。第２図は上記導１ｉＬＪｆｍ１Ｍか形成゛さ
れた後の前記ケ゛−ト領域部分子：抽出、拡大して示す
断面図でおる。
図示するようにシリコン酸化１１Ｑ Ｊ ４ ｔ Ｊ
（Ｊかり構成される段差ＩＩ造部分の導′鉦鳩１９の膜
厚Ｔ１は九とえは約１．２μｍ１上記段差構造部分以外
のシリコン酸化膜１６上の導電層１９の膜厚Ｔｌはその
半分の０．６μｍとなる。したがって、導電層１＃を選
択エツチングする際、そのエツチング時間は膜厚の厚い
部分に合わせられる。
（Ｊかり構成される段差ＩＩ造部分の導′鉦鳩１９の膜
厚Ｔ１は九とえは約１．２μｍ１上記段差構造部分以外
のシリコン酸化膜１６上の導電層１９の膜厚Ｔｌはその
半分の０．６μｍとなる。したがって、導電層１＃を選
択エツチングする際、そのエツチング時間は膜厚の厚い
部分に合わせられる。
いま、導電層１９のエツチングレート（エツチング速度
）がｔｏｏｏｌＺ分であれば、前記ダート領域部分の導
電層１９をすべて除去するために、この時のエツチング
時間は１．２μｍ÷１０００１７分＝１２分となる。と
ころが、シリコン酸化＠１６上の導電層１９の膜厚は１
．２μｍの半分の０．６μｍでおるため、１２分間のエ
ツチングを行なうと、この導電層ｌ＃の下地のシリコン
酸化膜１６もエツチングされてしまう。たとえばシリコ
ン酸化膜１６のエツチングレートを導電層１９のそれの
ｌ／１０とすれば、シリコ／酸化膜１６は５ｏｏ１も膜
−りする。ここでこのシリコン酸化膜１６の元々の膜厚
は７００″Ａであるため、さらにオーバエツチングを行
なうと前記第１図−）に示すように、シリコン酸化ｐＡ
１６０大半が欠損することになり、この結果、製造場れ
るＭＯＳ ）ランジスタの特性および信頼性が大輪に低
下するという欠点がある。
）がｔｏｏｏｌＺ分であれば、前記ダート領域部分の導
電層１９をすべて除去するために、この時のエツチング
時間は１．２μｍ÷１０００１７分＝１２分となる。と
ころが、シリコン酸化＠１６上の導電層１９の膜厚は１
．２μｍの半分の０．６μｍでおるため、１２分間のエ
ツチングを行なうと、この導電層ｌ＃の下地のシリコン
酸化膜１６もエツチングされてしまう。たとえばシリコ
ン酸化膜１６のエツチングレートを導電層１９のそれの
ｌ／１０とすれば、シリコ／酸化膜１６は５ｏｏ１も膜
−りする。ここでこのシリコン酸化膜１６の元々の膜厚
は７００″Ａであるため、さらにオーバエツチングを行
なうと前記第１図−）に示すように、シリコン酸化ｐＡ
１６０大半が欠損することになり、この結果、製造場れ
るＭＯＳ ）ランジスタの特性および信頼性が大輪に低
下するという欠点がある。
したがって、この発明は被エツチング膜の下地膜に段差
構造が発生していても、下地膜の臆減シを起こすことな
しに被エツチング膜のエツチングを行なうことができる
半導体装置の製造方法を提供することにある。
構造が発生していても、下地膜の臆減シを起こすことな
しに被エツチング膜のエツチングを行なうことができる
半導体装置の製造方法を提供することにある。
〔発明の概要〕
この発明の一実施例によれば、下地膜の段差構造に起因
する局所的な被エツチング膜の膜の膜厚差を、被エツチ
ング膜と＃１ぼ等しいエツチングレートを持つレノスト
膜を被工、チンダ膜上に被着形成することによって解消
し、こｔＬ、によりて被エツチング膜をエツチングする
際の下地膜の膜減りの発生を防止するようにしたもので
ある。
する局所的な被エツチング膜の膜の膜厚差を、被エツチ
ング膜と＃１ぼ等しいエツチングレートを持つレノスト
膜を被工、チンダ膜上に被着形成することによって解消
し、こｔＬ、によりて被エツチング膜をエツチングする
際の下地膜の膜減りの発生を防止するようにしたもので
ある。
以下図ｉｉ］を参照してこの発明の一実施熟を説明する
。第３図（ａ）ないしく１）ｒよこの発明の方法を、従
来と同様にアルミゲートのＭＯＳ トランジスタの製造
方法に実施した場合の各工程を示す断面図である。
。第３図（ａ）ないしく１）ｒよこの発明の方法を、従
来と同様にアルミゲートのＭＯＳ トランジスタの製造
方法に実施した場合の各工程を示す断面図である。
まず８１３図（ａ）に示すように、従来と同様にたとえ
ばＰ型のシリコン半導体基板２１上に所定間隔を保って
ソースおよびドレイン領域の一部となる一対ＯＮ＋型領
域ｌ：ｌ、２３を形成する。
ばＰ型のシリコン半導体基板２１上に所定間隔を保って
ソースおよびドレイン領域の一部となる一対ＯＮ＋型領
域ｌ：ｌ、２３を形成する。
この時、基板２１０表面に同時に形成されるシリコン酸
化膜を全面除去した後、新たに基初１の表面Ｋ ＣＶＤ
法によりて５０００Ｘ〜６０００１程縦の厚みの厚いシ
リコ／酸化膜２４を被着形成し、さらＫこの後、ｆ−）
領域に対応する部分のシリコン酸化＠ｚ４にＰＥＰ技術
によって孔２５を開口する。
化膜を全面除去した後、新たに基初１の表面Ｋ ＣＶＤ
法によりて５０００Ｘ〜６０００１程縦の厚みの厚いシ
リコ／酸化膜２４を被着形成し、さらＫこの後、ｆ−）
領域に対応する部分のシリコン酸化＠ｚ４にＰＥＰ技術
によって孔２５を開口する。
次に第３図（ｂ）に示すように、熱酸化法によって上記
開口された孔２５の露出面に７ｏｏｌ程度の厚みの薄い
ダート用のシリコン酸化膜２６を形成する。
開口された孔２５の露出面に７ｏｏｌ程度の厚みの薄い
ダート用のシリコン酸化膜２６を形成する。
次に必要に応じてしきい値制御のためのイオン注入、ア
ニール処理を施した後、第３図（Ｃ）に示すようにＰＥ
Ｐ技術によって、上記シリコン酸化膜２４に上記一対の
Ｎ型領域２ｘ、ｉｓに対応するコンタオド孔ｘ’ｙ、ｘ
ｇを開口する。
ニール処理を施した後、第３図（Ｃ）に示すようにＰＥ
Ｐ技術によって、上記シリコン酸化膜２４に上記一対の
Ｎ型領域２ｘ、ｉｓに対応するコンタオド孔ｘ’ｙ、ｘ
ｇを開口する。
さらに次に従来と同様に第３図（ｄ） Ｋ示すように、
基板２１の露出面全面に蒸着技術によって、重量比で１
％のシリコンを含有するアルミニウムとシリコンの混合
物を被着して、６０００Ｘ〜７０００Ｘ程度の厚みの導
電層２９を形成する。
基板２１の露出面全面に蒸着技術によって、重量比で１
％のシリコンを含有するアルミニウムとシリコンの混合
物を被着して、６０００Ｘ〜７０００Ｘ程度の厚みの導
電層２９を形成する。
そしてここまでの工程は従来方法と同じである。
次に第３図（・）に示すように１上記導電＠２９上に低
粘性のボッ型レノスト（たとえば東京応化製の一ジ型し
ノストｒ ０ＦＰＲ−８ｏＯＪ等）をスピナな用いて１
．５μｍ程度の厚みに回転塗布し、その表面がほぼ平坦
となっているレノスト膜３０を形成する。そしてこのレ
ノスト膜３０を形成した後、この膜３０の表面全面に３
００＾〜５ｏｏｌ程度の厚みにプラズマシリコンナイト
ライド（Ｓｔ、Ｎ４）をＣＶＤ技術によシ被看形成し、
これを・ｆターニングして転写膜３１を形成する。
粘性のボッ型レノスト（たとえば東京応化製の一ジ型し
ノストｒ ０ＦＰＲ−８ｏＯＪ等）をスピナな用いて１
．５μｍ程度の厚みに回転塗布し、その表面がほぼ平坦
となっているレノスト膜３０を形成する。そしてこのレ
ノスト膜３０を形成した後、この膜３０の表面全面に３
００＾〜５ｏｏｌ程度の厚みにプラズマシリコンナイト
ライド（Ｓｔ、Ｎ４）をＣＶＤ技術によシ被看形成し、
これを・ｆターニングして転写膜３１を形成する。
次［１Ｎ３図（ｆ）に示すように、上記転写膜３１會マ
スクにして反応性イオンエツチング技術によシ前記レジ
スト１ｉＩ３０および導電層２９を選択エツチングする
。この時のエツチングは、高周波電力ｔｚｏｏｗに設定
した上でＣＣｔ４とＣｌ２からなる混合ガスを１．７：
１の流量比で流し、かつ全圧力を０．０４ Ｔ＊ｒｒ以
下あるいは０．１１Ｔｏｒｒ以上に設定した状態で行な
う。
スクにして反応性イオンエツチング技術によシ前記レジ
スト１ｉＩ３０および導電層２９を選択エツチングする
。この時のエツチングは、高周波電力ｔｚｏｏｗに設定
した上でＣＣｔ４とＣｌ２からなる混合ガスを１．７：
１の流量比で流し、かつ全圧力を０．０４ Ｔ＊ｒｒ以
下あるいは０．１１Ｔｏｒｒ以上に設定した状態で行な
う。
第４図は上記ＣＣｔ４とＣｌ３からなる混合ガスを用い
た反応性イオンエツチング時における全圧力に対する前
記導電層２９と前記レゾスト＃Ｏの工、チングレートの
変化を示す特性図であり、高周波電力を２００Ｗに設定
したとでＣＣｔ４ガスの圧力を０．０２５ Ｔｏｒｒに
かつＣｔ２ガスの圧力を０．０１５Ｔｏｒｒに、すなわ
ちＣＣＬ４とＣｌ２の流量比を１．７：１ｔＣ設定した
場合のものである。第４図において特性曲線ムで示され
る導電層２９の工、チングレー） （１／分）と特性曲
線Ｂで示されるレノスト膜３０の工、チングレート（１
７分）とは、全圧力が０．０４ Ｔｏｒｒ以下および０
．１１ Ｔｏｒｒ以上の条件ではホ等しくなる。
た反応性イオンエツチング時における全圧力に対する前
記導電層２９と前記レゾスト＃Ｏの工、チングレートの
変化を示す特性図であり、高周波電力を２００Ｗに設定
したとでＣＣｔ４ガスの圧力を０．０２５ Ｔｏｒｒに
かつＣｔ２ガスの圧力を０．０１５Ｔｏｒｒに、すなわ
ちＣＣＬ４とＣｌ２の流量比を１．７：１ｔＣ設定した
場合のものである。第４図において特性曲線ムで示され
る導電層２９の工、チングレー） （１／分）と特性曲
線Ｂで示されるレノスト膜３０の工、チングレート（１
７分）とは、全圧力が０．０４ Ｔｏｒｒ以下および０
．１１ Ｔｏｒｒ以上の条件ではホ等しくなる。
電力、導電層２９上にはその表面がほぼ平坦となってい
るレノスト膜３０が形成されている。
るレノスト膜３０が形成されている。
したがってシリコン酸化膜２４．２１から構成される前
記段差構造部分の導電層２９およびレジスト膜３０から
なる積層構造の厚さと、段差構造部分以外のシリコン酸
化膜２６上の導を層２９およびレノストＢｓｏからなる
積層構造の厚さは等しくなっている。
記段差構造部分の導電層２９およびレジスト膜３０から
なる積層構造の厚さと、段差構造部分以外のシリコン酸
化膜２６上の導を層２９およびレノストＢｓｏからなる
積層構造の厚さは等しくなっている。
上記した２つの理由により、レノスト膜３０および導電
層２９を選択エツチングすると、前記段差構造部分と段
差構造部分以外のシリコン酸化膜２６上の前記積層構造
のエツチングが同時に終了するため、部分的にオーバー
エツチングが進行することがない。したがって、図示す
るようにシリコン酸化膜２６を欠損させることなしにエ
ツチングが終了する。ここでたとえば膜厚の緩やかなバ
ラツキにより１０チの４−パーエツチングを行なうもの
とする。いま導電層２９とレジス）ｌｉ＠Ｊ（１１から
なる積層構造の厚さを１，２μｍ１導電層２９およびレ
ノストｆｌＱ１３０の工、チングレートを１０００１／
分、シリコン酸化＠２６の工、チングレートを１ ｏ
Ｏ１７分とすると、シリコン酸化膜２σの膜減シＩは、
となる。すなわちこの膜減り量は従来の６００Ｘにくら
べて極めて小さなものとなる。
層２９を選択エツチングすると、前記段差構造部分と段
差構造部分以外のシリコン酸化膜２６上の前記積層構造
のエツチングが同時に終了するため、部分的にオーバー
エツチングが進行することがない。したがって、図示す
るようにシリコン酸化膜２６を欠損させることなしにエ
ツチングが終了する。ここでたとえば膜厚の緩やかなバ
ラツキにより１０チの４−パーエツチングを行なうもの
とする。いま導電層２９とレジス）ｌｉ＠Ｊ（１１から
なる積層構造の厚さを１，２μｍ１導電層２９およびレ
ノストｆｌＱ１３０の工、チングレートを１０００１／
分、シリコン酸化＠２６の工、チングレートを１ ｏ
Ｏ１７分とすると、シリコン酸化膜２σの膜減シＩは、
となる。すなわちこの膜減り量は従来の６００Ｘにくら
べて極めて小さなものとなる。
次に第３図（ｇ）Ｋ示すように、塩化有機物からなるレ
ジスト剥離液を用いると同時に０２プラズマを表面に照
射して残存している転写ｍｓｓおよびレジスト１１１３
０″ｆｔ除去する。
ジスト剥離液を用いると同時に０２プラズマを表面に照
射して残存している転写ｍｓｓおよびレジスト１１１３
０″ｆｔ除去する。
次に第３図（ｈ）に示すように、所定の形成に選択エツ
チングされた導電層２９をマスクにしてＮｍ不純物をイ
オン注入して、前記一対のＮ型領域２２．２３それぞれ
と連続するＮ型領域３２゜３３を基板２１に形成し、セ
ルファライン構造のソース領域りおよびドレイン領域す
を得る。
チングされた導電層２９をマスクにしてＮｍ不純物をイ
オン注入して、前記一対のＮ型領域２２．２３それぞれ
と連続するＮ型領域３２゜３３を基板２１に形成し、セ
ルファライン構造のソース領域りおよびドレイン領域す
を得る。
た後、次に第３図０）に示すように、基板２１の篇出面
にＰＳＧ保＠膜３６をＣＶＤ法によって被着形成するこ
とによりＭＯＳ ）ランノスタが完成する。
にＰＳＧ保＠膜３６をＣＶＤ法によって被着形成するこ
とによりＭＯＳ ）ランノスタが完成する。
このように上記実施例によれば、導電層２９上にその表
面がほぼ平坦となるようにレジスト膜３０を形成するこ
とによって、シリコン酸化膜２４．２６から構成される
段差構造部分およびこれ以外の部分のシリコン酸化膜２
６上の導電層２９およびレジスト膜３０からなる＆層構
造の厚さを等しく設定し、この後、導電層２９とレノス
ト膜３０のエツチングレートかほぼ等しくなる条件でエ
ツチングを行なうようにしたので、導電層２９０下地膜
である厚さの薄い／リコン酸化膜２６０験減シを防止で
き、オー・シーエツチングを行なった場合であってもそ
の膜減ｂｍを従来よりも極めて小さくすることができる
。
面がほぼ平坦となるようにレジスト膜３０を形成するこ
とによって、シリコン酸化膜２４．２６から構成される
段差構造部分およびこれ以外の部分のシリコン酸化膜２
６上の導電層２９およびレジスト膜３０からなる＆層構
造の厚さを等しく設定し、この後、導電層２９とレノス
ト膜３０のエツチングレートかほぼ等しくなる条件でエ
ツチングを行なうようにしたので、導電層２９０下地膜
である厚さの薄い／リコン酸化膜２６０験減シを防止で
き、オー・シーエツチングを行なった場合であってもそ
の膜減ｂｍを従来よりも極めて小さくすることができる
。
第５図（１）ないし−）はこの発明の他の実施例の方法
の各工程を示す断面図であり、この実施例もアルイｒ−
）のＭＯ＄トランノスタを製造する場合のものである。
の各工程を示す断面図であり、この実施例もアルイｒ−
）のＭＯ＄トランノスタを製造する場合のものである。
ＩＩ５図（ａ）ないしくｃ） Ｋ示す各工程は従来の方
法あるいは１１３図に示す方法の工程と同じであるので
その説明は省略する。
法あるいは１１３図に示す方法の工程と同じであるので
その説明は省略する。
次に上記実施例と同様に、基板２ノの露出面全面Ｋ１１
ｉ着技術によって、重蓋比で１％のシリコンを含有する
アルミニウムとシリコンの混合物を被着して導電層２ｇ
を形成するものであるが、この実施例の場合にはその厚
みが前記実施力の場合のほぼ２倍の１．２μｍ以上とな
るように蒸着を行なう＜Ｗ＊ ５図（ｄ））。これによ
りこの導電層２９の表面は前記第３図（ａ）に示す工程
で形成される導電層２９０表面よシも凹凸が少ない状態
となる。さらに上記導電層２９上に低粘性のポジ型レノ
ストをスピナを用いて１．５μｍ程度の厚みに回転塗布
してレジスト膜ｓ ｏを形成する。
ｉ着技術によって、重蓋比で１％のシリコンを含有する
アルミニウムとシリコンの混合物を被着して導電層２ｇ
を形成するものであるが、この実施例の場合にはその厚
みが前記実施力の場合のほぼ２倍の１．２μｍ以上とな
るように蒸着を行なう＜Ｗ＊ ５図（ｄ））。これによ
りこの導電層２９の表面は前記第３図（ａ）に示す工程
で形成される導電層２９０表面よシも凹凸が少ない状態
となる。さらに上記導電層２９上に低粘性のポジ型レノ
ストをスピナを用いて１．５μｍ程度の厚みに回転塗布
してレジスト膜ｓ ｏを形成する。
この時、このレノスト膜３０の表面はほぼ平坦となって
いる。
いる。
次に導電層２９とレノスト膜３０のエツチングレートが
等しくなるような条件においてこの両者を反応性イオン
工、チング技術によシ第５図（ｄ）中の一点鯛点で７Ｊ
りす位−まで全面除去し、シリコン酸化膜２４上の導電
層２９の厚みが６０００Ｘ〜７０００Ｘ ＠度となった
時にエツチングを終了する。この時、導電層２９とレノ
スト膜３０のエツチングレートが等しくなるような条件
でエツチングが行なわれるため、エツチング後の導電層
２９０表面は凹凸がなくｃｈｉχ平坦になっている。
等しくなるような条件においてこの両者を反応性イオン
工、チング技術によシ第５図（ｄ）中の一点鯛点で７Ｊ
りす位−まで全面除去し、シリコン酸化膜２４上の導電
層２９の厚みが６０００Ｘ〜７０００Ｘ ＠度となった
時にエツチングを終了する。この時、導電層２９とレノ
スト膜３０のエツチングレートが等しくなるような条件
でエツチングが行なわれるため、エツチング後の導電層
２９０表面は凹凸がなくｃｈｉχ平坦になっている。
次に第５図（・）にボすように、導電層２９上にレジス
トを回転塗布して新たなレノスト＃３７を形成しこれを
パターニングする。
トを回転塗布して新たなレノスト＃３７を形成しこれを
パターニングする。
次に第５図（ｆ）に示すように、上に一母ター二／グさ
れたレノスト膜３１をマスクにして反応性イオンエツチ
ング軸歯により導電層２９を選択エツチングする。この
時、マスクとして用いられているレノスト膜３７も同時
にエツチング除去される。
れたレノスト膜３１をマスクにして反応性イオンエツチ
ング軸歯により導電層２９を選択エツチングする。この
時、マスクとして用いられているレノスト膜３７も同時
にエツチング除去される。
このエツチングの除、シリコン酸化膜２４゜２Ｃから構
成されるＲ差構造部分およびこれ以外の部分のシリコン
酸化膜２６上の導電層２９の厚さが一様であるため、導
電層２９において部分的にオーバーエツチングが進行す
ることはない。したがって、この実施例の場合に４、図
示するようにシリコン酸化膜２６を欠損させることなし
にエツチングが終了する。そしてこの後は、所定の形状
に選択エツチングされた導電層２９をマスクにしてＮＷ
不純物をイオン注入して、前記一対のＮ＋型領領域２２
２３それぞれと連続するＮ ｉＪ１＊Ａ域３２，３３を
基板２１に形成し、セルファライン構造のソースｆＡ域
３４によびドレイン領域１５を得る。
成されるＲ差構造部分およびこれ以外の部分のシリコン
酸化膜２６上の導電層２９の厚さが一様であるため、導
電層２９において部分的にオーバーエツチングが進行す
ることはない。したがって、この実施例の場合に４、図
示するようにシリコン酸化膜２６を欠損させることなし
にエツチングが終了する。そしてこの後は、所定の形状
に選択エツチングされた導電層２９をマスクにしてＮＷ
不純物をイオン注入して、前記一対のＮ＋型領領域２２
２３それぞれと連続するＮ ｉＪ１＊Ａ域３２，３３を
基板２１に形成し、セルファライン構造のソースｆＡ域
３４によびドレイン領域１５を得る。
ソース領域Ｊ４およびドレイン領域Ｕを得た後は、第５
図（ｇ）に示すように基板２１の繕出面にＰ８Ｇ保護膜
３６をＣＶＤ法によって被着形成することによりＭＯＳ
）ランノスタが完成する。
図（ｇ）に示すように基板２１の繕出面にＰ８Ｇ保護膜
３６をＣＶＤ法によって被着形成することによりＭＯＳ
）ランノスタが完成する。
このように上記実施例によれば、導電層２９を形成する
場合にその厚みを厚くすることによってその表面の凹凸
を少なくシ、この上にレノ・スト膜３０を形成すること
によってこのレノスト膜３００表面をほば平坦な状態と
し、次に導電層２９とレノスト膜３ｏのエツチングレー
トがほぼ等しくなる条件で導電層２９の厚さが所定値と
なるまでエツチングを行ない、サラニコの後、新たなレ
ジスト膜３７をノやターニング形成しこれをマスクとし
て導電層２９を再ひ選択エツチングするようにしたので
、導電層２９の下地膜である厚さの薄いシリコン酸化膜
２６の膜滅シを防止することができる。ま九上記実施例
と同様に、オーバーエツチングを行なった場合でありて
も前記した理由と同様にそのａ減り量を従来よシも極め
て小さくすることができる。
場合にその厚みを厚くすることによってその表面の凹凸
を少なくシ、この上にレノ・スト膜３０を形成すること
によってこのレノスト膜３００表面をほば平坦な状態と
し、次に導電層２９とレノスト膜３ｏのエツチングレー
トがほぼ等しくなる条件で導電層２９の厚さが所定値と
なるまでエツチングを行ない、サラニコの後、新たなレ
ジスト膜３７をノやターニング形成しこれをマスクとし
て導電層２９を再ひ選択エツチングするようにしたので
、導電層２９の下地膜である厚さの薄いシリコン酸化膜
２６の膜滅シを防止することができる。ま九上記実施例
と同様に、オーバーエツチングを行なった場合でありて
も前記した理由と同様にそのａ減り量を従来よシも極め
て小さくすることができる。
なお、この発明は上記実施例に限定されるものではなく
、たとえば第３図（、）に示す工程において導電層２９
上にはレジスト膜３０を形成する場合について説明した
が、これは形成時にその表面が平坦となりかつそのエツ
チングレートが導電層２９とはは等しくで合るようなも
のであればどのようなもので４使用できる。また、導電
層２９およびレノスト膜３ｏからなる積層構造あるいは
導電層２＃をエツチングする際、反応性イオン工、チン
ダ技術を用いて行なう場合についてｉｌ！明したが、こ
れは物理的エツチング作用を含むその他のエツチング技
術、たとえばイオンエツチング技術、スノ母ツタエツチ
ング技術等を用いて行なってもよい。
、たとえば第３図（、）に示す工程において導電層２９
上にはレジスト膜３０を形成する場合について説明した
が、これは形成時にその表面が平坦となりかつそのエツ
チングレートが導電層２９とはは等しくで合るようなも
のであればどのようなもので４使用できる。また、導電
層２９およびレノスト膜３ｏからなる積層構造あるいは
導電層２＃をエツチングする際、反応性イオン工、チン
ダ技術を用いて行なう場合についてｉｌ！明したが、こ
れは物理的エツチング作用を含むその他のエツチング技
術、たとえばイオンエツチング技術、スノ母ツタエツチ
ング技術等を用いて行なってもよい。
さらに上記各実施例ではこの発明をアルｔｙ−トのＭ０
８トッンゾスタの製造方法に実施する場合について説明
したが、これはポリシリコンｒ−）のＭＯ＆ ）ランジ
スタの製造方法に実施可能であることはいうまでもない
。
８トッンゾスタの製造方法に実施する場合について説明
したが、これはポリシリコンｒ−）のＭＯ＆ ）ランジ
スタの製造方法に実施可能であることはいうまでもない
。
以上説明したようＫこの発明によれば、被エツチング膜
の下地膜に段差構造が発生していても、下地膜の膜減９
を起こすことなしに被エツチング膜のエツチングを行な
うことができる半導体装置の製造方法が提供できる。
の下地膜に段差構造が発生していても、下地膜の膜減９
を起こすことなしに被エツチング膜のエツチングを行な
うことができる半導体装置の製造方法が提供できる。
第１図（ａ）ないし−）は従来の方法による各工程を示
す断面図、第２図は上記方法の１つの工程断面図の一部
を拡大して示す断面図、第３図（ａ）ないし０）はこの
発明の一実施例の方法による各工程を示す断面図、第４
図は上記実施例方法を説明するための特性−１第５図（
ａ）ないしくｇ）はこの発明の他の実施例の方法による
名工＠を示す断面図である。
す断面図、第２図は上記方法の１つの工程断面図の一部
を拡大して示す断面図、第３図（ａ）ないし０）はこの
発明の一実施例の方法による各工程を示す断面図、第４
図は上記実施例方法を説明するための特性−１第５図（
ａ）ないしくｇ）はこの発明の他の実施例の方法による
名工＠を示す断面図である。
Claims (1)
- 【特許請求の範囲】 （１） 薄い第１絶縁膜部分およびこれとの間に段差
部分を構成する厚い第２絶縁膜部分を有する絶縁層を半
導体基体上に形成する工程と、上記第１絶縁膜部分上お
よび上記第２絶縁膜部分上ならびＫこれらの間の段差部
分上にわたって導電性部材を被着して導電層を形成する
工程と、上記導電層上にこの導電層を構成する部材とほ
ぼ等しいエツチングレートを持つ部材を被着して上記第
１絶縁ａ部分上における積層構造の実質的な厚さが上記
段差部分上における積層構造の厚さにほぼ等しい均一な
厚さとなるように膜を形成する工程と、上記膜上に所定
・千ターンのマスク層を施しこのマスク層に被われない
部昇の上記導電層を選択除去する工程とを具備したこと
を特徴とする半導体装置の製造方法。 （２）薄い第１絶縁膜部分およびこれとの間に段差を構
成する厚い第２絶縁膜部分を有する絶縁層を半導体基体
上に形成する工程と、上記第１絶縁膜部分上および上記
＠２絶縁膜部分上ならびＫこれらの間の段差部分上にわ
たって導電性部材を被着し上記第１絶縁膜部分上におけ
るその実質的な厚さを均一にするためにその上面が上記
第２絶縁膜部分の上面とｉｔぼ同等またはそれ以上とな
るようにその浮式を厚くした導電層を形成する工程と、
上記導電層表面を平坦化する膜を被着形成する工程と、
上記導電層および被着膜の積層状態の上表面部を除去し
て上記導電層の露出面を平坦にする工、程と、上記導電
層上に所定／ｌター／のマスク層を施しこのマスク層に
被われない部分の導電層を選択除去する工程とを具備し
たことを％黴とする半導体装置の製造方法。 （３）前記導電層上に回転塗布法によってこの導電層を
構成する部材とほぼ等しいエツチングレートを持つ部材
を被着するようにした特許請求の範囲第１項に記載の半
導体装置の製造方法。 （４）前記導電層を構成する部材とほぼ等しいエツチン
グレートを持つ部材がホゾ型フォトレジストである％Ｆ
Ｆ精求０範囲＠１項に記載の半導体装置の製造方法。 （５） 前記導電層を選択除去する工程が、イオンエ
ツチング、ス・ヂッタエッチングまたは反応性イオンエ
ツチングなどの物理的エツチング作用を含む方法により
行なわれる特許請求の範囲＠１項または第２埃に記載の
半導体装置の製造方法３゜ （６） 前記導電層の露出面を平坦にする工程か、イ
オン工、チング、スフ９．タエツチングまた１ま反応性
イオンエツチングなどの物理的エツチング作用を含む方
法により行なわれる特許請求の範囲第２項に記載の半導
体装置の製造方法（７）前記マスク層がプラズマシリコ
ンナイトライドである特許請求の範囲第１項または第２
項に記載の半導体装置の製造方法、１ （８） 前記導電層を選択除去する工程の挾に、この
工程において開口された孔から不純物を注入する工程を
さらに具備した特許請求の範囲第１項ま九は第２ｍＫ記
載の半導体装置の製造り法。 （９）前記導電層を選択除去する工程の後に、前記半導
体基体の露出面金山を保＃Ｉ膜で被う工程をさらに具備
した特許請求の範囲第１］ＪｉまたＦｉｌｉ２項に記載
の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085215A JPS58201362A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置の製造方法 |
| US06/495,409 US4505024A (en) | 1982-05-20 | 1983-05-17 | Method of manufacturing semiconductor device, including a step of patterning a conductor layer |
| DE8383104866T DE3377550D1 (en) | 1982-05-20 | 1983-05-17 | Method of manufacturing semiconductor device, including a step of patterning a conductor layer |
| EP83104866A EP0095654B1 (en) | 1982-05-20 | 1983-05-17 | Method of manufacturing semiconductor device, including a step of patterning a conductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085215A JPS58201362A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201362A true JPS58201362A (ja) | 1983-11-24 |
Family
ID=13852348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085215A Pending JPS58201362A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4505024A (ja) |
| EP (1) | EP0095654B1 (ja) |
| JP (1) | JPS58201362A (ja) |
| DE (1) | DE3377550D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255027A (ja) * | 1985-05-07 | 1986-11-12 | Toshiba Corp | ドライエツチング方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693494B2 (ja) * | 1984-03-16 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US4605946A (en) * | 1984-08-16 | 1986-08-12 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Fet charge sensor and voltage probe |
| US4628589A (en) * | 1984-09-28 | 1986-12-16 | Texas Instruments Incorporated | Method for fabricating stacked CMOS structures |
| DE3576610D1 (de) * | 1985-12-06 | 1990-04-19 | Ibm | Verfahren zum herstellen eines voellig selbstjustierten feldeffekttransistors. |
| US4694565A (en) * | 1986-04-28 | 1987-09-22 | Rockwell International Corporation | Method of making hardened CMOS sub-micron field effect transistors |
| US4697328A (en) * | 1986-04-28 | 1987-10-06 | Rockwell International Corporation | Method of making hardened NMOS sub-micron field effect transistors |
| JPS6312168A (ja) * | 1986-07-03 | 1988-01-19 | Oki Electric Ind Co Ltd | Ｌｄｄｍｉｓ型電界効果トランジスタ |
| US5324689A (en) * | 1993-07-28 | 1994-06-28 | Taiwan Semiconductor Manufacturing Company | Critical dimension control with a planarized underlayer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE52971B1 (en) * | 1979-07-23 | 1988-04-27 | Fujitsu Ltd | Method of manufacturing a semiconductor device wherein first and second layers are formed |
| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
| US4378627A (en) * | 1980-07-08 | 1983-04-05 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
-
1982
- 1982-05-20 JP JP57085215A patent/JPS58201362A/ja active Pending
-
1983
- 1983-05-17 DE DE8383104866T patent/DE3377550D1/de not_active Expired
- 1983-05-17 EP EP83104866A patent/EP0095654B1/en not_active Expired
- 1983-05-17 US US06/495,409 patent/US4505024A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255027A (ja) * | 1985-05-07 | 1986-11-12 | Toshiba Corp | ドライエツチング方法 |
| JPH0467777B2 (ja) * | 1985-05-07 | 1992-10-29 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| US4505024A (en) | 1985-03-19 |
| EP0095654A3 (en) | 1985-08-07 |
| DE3377550D1 (en) | 1988-09-01 |
| EP0095654A2 (en) | 1983-12-07 |
| EP0095654B1 (en) | 1988-07-27 |
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