JPH0712040B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0712040B2 JPH0712040B2 JP60074763A JP7476385A JPH0712040B2 JP H0712040 B2 JPH0712040 B2 JP H0712040B2 JP 60074763 A JP60074763 A JP 60074763A JP 7476385 A JP7476385 A JP 7476385A JP H0712040 B2 JPH0712040 B2 JP H0712040B2
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- JP
- Japan
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- insulating film
- resist
- film
- etching
- forming
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に係り、特に層間絶縁
膜の形成方法に関する。
膜の形成方法に関する。
［従来技術およびその問題点］ 半導体技術の進歩と共に、超LSIをはじめ、半導体装置
の高集積化が進められてきている。半導体装置の高集積
化は素子の微細化によって実現されるため、微細かつ高
精度なパターン形成技術が注目されている。
の高集積化が進められてきている。半導体装置の高集積
化は素子の微細化によって実現されるため、微細かつ高
精度なパターン形成技術が注目されている。
一般に論理LSIでは配線が不規則なため配線の占有面積
が増大し、これを緩和するため多層配線技術が必須とな
っている。多層配線技術においては、基板内に形成され
た各素子領域と第１層目の配線パターンとの間、および
配線パターン同志の間に介在し電気的に絶縁すると共
に、所定の領域に穿孔されるコンタクト孔を介して、異
なる層のパターンを電気的に接続する絶縁膜の形成が重
要な役割を果しており、多層配線を有する半導体装置の
微細化および歩留りの向上には、後述する如く、絶縁膜
表面の平坦化技術とコンタクト形成技術が、特に重大な
ポイントとなっている。
が増大し、これを緩和するため多層配線技術が必須とな
っている。多層配線技術においては、基板内に形成され
た各素子領域と第１層目の配線パターンとの間、および
配線パターン同志の間に介在し電気的に絶縁すると共
に、所定の領域に穿孔されるコンタクト孔を介して、異
なる層のパターンを電気的に接続する絶縁膜の形成が重
要な役割を果しており、多層配線を有する半導体装置の
微細化および歩留りの向上には、後述する如く、絶縁膜
表面の平坦化技術とコンタクト形成技術が、特に重大な
ポイントとなっている。
すなわち、絶縁を完全化するには、下地層の段差を被覆
しピンホールによる導通現象が生じない程度に厚く形成
しなければならない。しかしながら厚くなればなる程、
コンタクト孔（スルーホール）の形成は困難となり、高
度なコンタクト形成技術が必要となってくる。
しピンホールによる導通現象が生じない程度に厚く形成
しなければならない。しかしながら厚くなればなる程、
コンタクト孔（スルーホール）の形成は困難となり、高
度なコンタクト形成技術が必要となってくる。
また、上層に形成される配線パターンの微細化および歩
留りの向上をはかるには、配線層用の薄膜形成の面から
も、パターン形成のためのフォトリソ工程におけるフォ
トマスクからのパターン転写性の面からも、絶縁層の平
坦化が極めて強く要求されている。
留りの向上をはかるには、配線層用の薄膜形成の面から
も、パターン形成のためのフォトリソ工程におけるフォ
トマスクからのパターン転写性の面からも、絶縁層の平
坦化が極めて強く要求されている。
そこで、リフロー法を用いた平坦化法や、絶縁膜とし
て、ポリイミド樹脂等の有機物を用いる方法等が提案さ
れている。
て、ポリイミド樹脂等の有機物を用いる方法等が提案さ
れている。
リフロー法は、例えばリンケイ酸ガラス（PSG）膜を形
成した後、これを加熱し溶融させることにより表面の平
坦化をはかろうとするもので、この方法では高温処理工
程が必要であるため、不純物拡散層を有するようなデバ
イスでは熱によって、該不純物拡散層中の不純物が再び
拡散されて接合深さが深くなるため、チャネル長が２μ
ｍ以下の超LSIデバイスでは短チャネル効果に問題が生
じてくる。またアルミニウム配線層を含むデバイスの場
合、配線層中のアルミニウムとシリコン基板との間で界
面反応が生じ、ヒロックが発生し接合破壊の原因となる
等の問題があり、リフロー法は適用できない。
成した後、これを加熱し溶融させることにより表面の平
坦化をはかろうとするもので、この方法では高温処理工
程が必要であるため、不純物拡散層を有するようなデバ
イスでは熱によって、該不純物拡散層中の不純物が再び
拡散されて接合深さが深くなるため、チャネル長が２μ
ｍ以下の超LSIデバイスでは短チャネル効果に問題が生
じてくる。またアルミニウム配線層を含むデバイスの場
合、配線層中のアルミニウムとシリコン基板との間で界
面反応が生じ、ヒロックが発生し接合破壊の原因となる
等の問題があり、リフロー法は適用できない。
そこで、二酸化シリコン膜等の無機物からなる絶縁膜を
形成した後、凹凸ある表面をレジストで平坦化し、レジ
ストと該絶縁膜とが同じエッチング速度をもつようなエ
ッチング条件下でドライエッチングし、該絶縁膜の凸部
をレジストと共にエッチバックして平坦化する方法が注
目されている。
形成した後、凹凸ある表面をレジストで平坦化し、レジ
ストと該絶縁膜とが同じエッチング速度をもつようなエ
ッチング条件下でドライエッチングし、該絶縁膜の凸部
をレジストと共にエッチバックして平坦化する方法が注
目されている。
しかしながら、レジスト塗布によって表面を平坦化しよ
うとする場合、かなり厚いレジスト層を形成する必要が
あった。
うとする場合、かなり厚いレジスト層を形成する必要が
あった。
ところで、塗布するレジスト層が厚ければ厚い程、エッ
チング工程で除去しなければならないレジスト層は厚く
なるため、エッチングに要する時間も長くなり、前記絶
縁膜がナトリウムイオン（Na+）で汚染されたり、ピン
ホールの発生などによる膜質の劣化により耐圧が低下し
たりする等、の問題があった。
チング工程で除去しなければならないレジスト層は厚く
なるため、エッチングに要する時間も長くなり、前記絶
縁膜がナトリウムイオン（Na+）で汚染されたり、ピン
ホールの発生などによる膜質の劣化により耐圧が低下し
たりする等、の問題があった。
本発明は、前記実情に鑑みてなされたもので、平坦で信
頼性の高い絶縁膜を提供することを目的とする。
頼性の高い絶縁膜を提供することを目的とする。
［問題点を解決するための手段］ そこで本発明は、凹凸のある基板表面に化学的気相成長
法（CVD法）によって平坦な表面をもつ絶縁膜を形成す
るに際し絶縁膜の堆積工程をエッチバック法を用いた平
坦化工程と膜厚制御工程との２工程に分けるようにした
もので、CVD法により絶縁膜を形成する第１の堆積工程
と、該絶縁膜上にレジスト膜を形成するレジスト塗布工
程と、ドライエッチング法により該レジスト膜と共に前
記絶縁膜の凸部を除去し表面を平坦化する平坦化工程
と、更に、再び絶縁膜を堆積せしめる第２の堆積工程と
を含んでいる。
法（CVD法）によって平坦な表面をもつ絶縁膜を形成す
るに際し絶縁膜の堆積工程をエッチバック法を用いた平
坦化工程と膜厚制御工程との２工程に分けるようにした
もので、CVD法により絶縁膜を形成する第１の堆積工程
と、該絶縁膜上にレジスト膜を形成するレジスト塗布工
程と、ドライエッチング法により該レジスト膜と共に前
記絶縁膜の凸部を除去し表面を平坦化する平坦化工程
と、更に、再び絶縁膜を堆積せしめる第２の堆積工程と
を含んでいる。
そして、レジスト塗布工程を２回に分け重ね塗りを行な
うと共に前記平坦化工程の後、第２の堆積工程に先立
ち、ウェットエッチング法による表面清浄化工程を実行
するようにするとよい。
うと共に前記平坦化工程の後、第２の堆積工程に先立
ち、ウェットエッチング法による表面清浄化工程を実行
するようにするとよい。
［作用］ すなわち、配線層パターン等の存在による段差を含む表
面上にCVD法によって絶縁膜を形成した後、この絶縁膜
上に、まず粘度の低いレジストを塗布した後次いで粘度
の高いレジストを塗布するという方法により、最小限の
厚さでかつ表面の平坦なレジスト層を形成する。この２
回塗布法により、従来は1.5〜2.0μｍ程度必要であった
レジスト層が１〜1.2μｍを大幅に低減される。
面上にCVD法によって絶縁膜を形成した後、この絶縁膜
上に、まず粘度の低いレジストを塗布した後次いで粘度
の高いレジストを塗布するという方法により、最小限の
厚さでかつ表面の平坦なレジスト層を形成する。この２
回塗布法により、従来は1.5〜2.0μｍ程度必要であった
レジスト層が１〜1.2μｍを大幅に低減される。
そして該レジスト層と該絶縁膜とのエッチング速度が等
しくなるような条件下で反応性イオンエッチング等の異
方性ドライエッチングにより該レジスト層と共に前記絶
縁膜の凸部を除去し、エッチング前の平坦な表面形状を
そのまま維持した平坦な絶縁膜表面を得る。このとき、
レジスト層の厚さが最小限に迎えられているため、エッ
チング時間が少なくてすみ、絶縁膜の膜質を劣化したり
することなく作業性の良いエッチングが可能となる。
しくなるような条件下で反応性イオンエッチング等の異
方性ドライエッチングにより該レジスト層と共に前記絶
縁膜の凸部を除去し、エッチング前の平坦な表面形状を
そのまま維持した平坦な絶縁膜表面を得る。このとき、
レジスト層の厚さが最小限に迎えられているため、エッ
チング時間が少なくてすみ、絶縁膜の膜質を劣化したり
することなく作業性の良いエッチングが可能となる。
この後、表面清浄化処理を施し、エッチング工程等によ
り表面に生成されたり付着したりした物質を除去し、更
に再び、CVD法等により所望の厚さとなるまで絶縁膜を
成長せしめる。
り表面に生成されたり付着したりした物質を除去し、更
に再び、CVD法等により所望の厚さとなるまで絶縁膜を
成長せしめる。
このようにして、エッチバック量を最小限に抑え、膜質
が良好でかつ平坦な、信頼性の高い絶縁膜が形成され
る。
が良好でかつ平坦な、信頼性の高い絶縁膜が形成され
る。
なお、この方法は常圧CVD法を用いて形成される絶縁膜
をエッチバックする際に特に有効である。
をエッチバックする際に特に有効である。
すなわち、従来のエッチバック法により平坦化しようと
する場合、絶縁膜はエッチバック量分だけ厚く形成して
おかねばならないわけであるが、常圧CVD法では特に厚
く堆積すればする程、段差は拡大されていく。従って、
レジストもその分だけ、厚く塗布しなければならず、エ
ッチバック量も多くなってしまう。そこで本発明の方法
では、絶縁膜の堆積工程を２回に分け、１回目の工程で
は、平坦面を形成することのみを目的とした比較的薄い
絶縁膜を形成し、２回目の工程では、膜厚を調整するよ
うにしているため、エッチバック量を大幅に低減でき、
膜質の低下を防ぐことができる。
する場合、絶縁膜はエッチバック量分だけ厚く形成して
おかねばならないわけであるが、常圧CVD法では特に厚
く堆積すればする程、段差は拡大されていく。従って、
レジストもその分だけ、厚く塗布しなければならず、エ
ッチバック量も多くなってしまう。そこで本発明の方法
では、絶縁膜の堆積工程を２回に分け、１回目の工程で
は、平坦面を形成することのみを目的とした比較的薄い
絶縁膜を形成し、２回目の工程では、膜厚を調整するよ
うにしているため、エッチバック量を大幅に低減でき、
膜質の低下を防ぐことができる。
［実施例］ 以下、本発明実施例の配線層の形成方法について、図面
を参照しつつ詳細に説明する。
を参照しつつ詳細に説明する。
第１図（ａ）乃至（ｆ）は、配線層の形成工程を示す図
である。
である。
まず、第１図（ａ）に示す如く所定の素子領域（図示せ
ず）の形成されたシリコン基板１上に、通常のスパッタ
リング法により３％のシリコンを含有するアルミニウム
層（Al−Si3％）を膜厚0.9μｍとなるように形成した後
フォトリソ法により第１の配線パターン２を形成する。
ず）の形成されたシリコン基板１上に、通常のスパッタ
リング法により３％のシリコンを含有するアルミニウム
層（Al−Si3％）を膜厚0.9μｍとなるように形成した後
フォトリソ法により第１の配線パターン２を形成する。
次いで、第１図（ｂ）に示す如く、常圧CVD法により膜
厚1.2μｍのPSG絶縁膜３を形成する。このときの基板温
度は400℃とする。
厚1.2μｍのPSG絶縁膜３を形成する。このときの基板温
度は400℃とする。
そして、ポリメチルメタクリレート（PMMA）の粘度を４
〜5CPとなるように調整し、スピンコーティングにより
約0.9μｍの厚さに塗布し、前記第１の配線パターンの
間に相当する谷部分を埋める。続いて、ポリメチルメタ
クリレート（PMMA）の粘度を40CP程度に調整し、同様に
スピンコーティングにより約0.2μｍの厚さに重ね塗り
を行ない、第１図（ｃ）に示す如く、表面の平坦なレジ
スト層４を形成する。
〜5CPとなるように調整し、スピンコーティングにより
約0.9μｍの厚さに塗布し、前記第１の配線パターンの
間に相当する谷部分を埋める。続いて、ポリメチルメタ
クリレート（PMMA）の粘度を40CP程度に調整し、同様に
スピンコーティングにより約0.2μｍの厚さに重ね塗り
を行ない、第１図（ｃ）に示す如く、表面の平坦なレジ
スト層４を形成する。
この後、テトラフルオルメタン（CF4）を用いた反応性
イオンエッチングにより、レジスト層４およびPSG絶縁
膜３のエッチング速度がほぼ等しくなるような条件下で
エッチングを行ない、レジスト層４およびPSG絶縁膜３
の凸部を除去することにより、第１図（ｄ）に示す如
く、表面の平坦なPSG絶縁膜３を形成する。このとき、
エッチング条件としては、テトラフルオルメタン50（SC
CM）および酸素10（SCCM）の雰囲気で、エッチング圧力
40Pa、パワー35OWとしイオンのエネルギーが150eV程度
となるようにする。このようにして、この工程では、酸
素を添加することにより、CF,CF2，COF2等のポリマが基
板表面に付着するのを酸素プラズマによって防ぐと共
に、イオンのエネルギーを150eV程度に抑えることによ
りPSG絶縁膜の劣化を防ぐようにしている。ちなみに、
第２図に、テトラフルオルメタン雰囲気中の酸素含有率
（横軸）とエッチング速度（縦軸）との関係を示す。ａ
はPSG絶縁膜、ｂはポリメチルメタクリレートのエッチ
ング速度を示す曲線である。
イオンエッチングにより、レジスト層４およびPSG絶縁
膜３のエッチング速度がほぼ等しくなるような条件下で
エッチングを行ない、レジスト層４およびPSG絶縁膜３
の凸部を除去することにより、第１図（ｄ）に示す如
く、表面の平坦なPSG絶縁膜３を形成する。このとき、
エッチング条件としては、テトラフルオルメタン50（SC
CM）および酸素10（SCCM）の雰囲気で、エッチング圧力
40Pa、パワー35OWとしイオンのエネルギーが150eV程度
となるようにする。このようにして、この工程では、酸
素を添加することにより、CF,CF2，COF2等のポリマが基
板表面に付着するのを酸素プラズマによって防ぐと共
に、イオンのエネルギーを150eV程度に抑えることによ
りPSG絶縁膜の劣化を防ぐようにしている。ちなみに、
第２図に、テトラフルオルメタン雰囲気中の酸素含有率
（横軸）とエッチング速度（縦軸）との関係を示す。ａ
はPSG絶縁膜、ｂはポリメチルメタクリレートのエッチ
ング速度を示す曲線である。
更に、このシリコン基板１を塩酸（Hcl）＋過酸化水素
（H2O2）の混合液に侵漬し、エッチング生成物、炭素、
弗素およびこれらの混合物を除去した後、稀弗酸を用い
て、約100〜200にわたりPSG絶縁膜の表面層を軽くエ
ッチングすることにより、表面汚染層、欠陥層等を除去
する。
（H2O2）の混合液に侵漬し、エッチング生成物、炭素、
弗素およびこれらの混合物を除去した後、稀弗酸を用い
て、約100〜200にわたりPSG絶縁膜の表面層を軽くエ
ッチングすることにより、表面汚染層、欠陥層等を除去
する。
この後、常圧CVD法により約１μｍのPSG絶縁膜５を第１
図（ｅ）に示す如く堆積する。このとき基板温度は400
℃とする。
図（ｅ）に示す如く堆積する。このとき基板温度は400
℃とする。
このようにして形成された平坦なPSG絶縁膜に対し、通
常の方法でコンタクトホール６を穿孔し、第１図（ｆ）
に示す如く、第２の配線パターン７を形成する。
常の方法でコンタクトホール６を穿孔し、第１図（ｆ）
に示す如く、第２の配線パターン７を形成する。
このようにして形成されたPSG絶縁膜は平坦でかつ膜質
も良好で信頼性の高いものとなっているため、第２の配
線パターンの段切れを生じたり、絶縁不良を生じたりす
ることもなく、信頼性の高い半導体デバイスを得ること
ができる。
も良好で信頼性の高いものとなっているため、第２の配
線パターンの段切れを生じたり、絶縁不良を生じたりす
ることもなく、信頼性の高い半導体デバイスを得ること
ができる。
なお、実施例においては、レジストとしてポリメチルメ
タクリレートを用いたが、必ずしもこれに限定されるも
のではなく他の有機レジストを用いてもよい。
タクリレートを用いたが、必ずしもこれに限定されるも
のではなく他の有機レジストを用いてもよい。
また、絶縁膜の形成に際しては常圧CVD法を用いたが、
減圧CVD法、プラズマCVD法等、他の方法を使用してもよ
く、特に、平坦化エッチング後の絶縁膜の形成に際して
は減圧CVD法等により、よりち密な膜を形成するのが望
ましい。
減圧CVD法、プラズマCVD法等、他の方法を使用してもよ
く、特に、平坦化エッチング後の絶縁膜の形成に際して
は減圧CVD法等により、よりち密な膜を形成するのが望
ましい。
更に、絶縁膜としては、PSG絶縁膜の他、酸化シリコン
膜（SiO2）、窒化シリコン膜（Si3N4）等にも適用可能
であることはいうまでもない。
膜（SiO2）、窒化シリコン膜（Si3N4）等にも適用可能
であることはいうまでもない。
［効果］ 以上説明してきたように、本発明によれば、絶縁膜の堆
積工程を、堆積後エッチバック法によりこれを平坦化す
る工程と更に、平坦な絶縁膜上に堆積し膜厚を調整する
工程の２工程に分けると共に、エッチバック法によるレ
ジスト塗布工程を順次粘度の高いレジストを用いた重ね
塗りを行なうことにより、段差形状を拡大しない程度の
最小限の膜厚で堆積された第１の絶縁膜に対し、重ね塗
りによって最小限の膜厚のレジスト層によって表面を平
坦化するようにしているため、エッチバック量が大幅に
低減され、膜質の劣化を生じることなく平坦な第１の絶
縁膜が形成され得、更にこの上に所望の膜厚の第２の絶
縁膜を形成することにより、極めて効率良く、平坦で信
頼性の高い絶縁膜の形成が可能となる。
積工程を、堆積後エッチバック法によりこれを平坦化す
る工程と更に、平坦な絶縁膜上に堆積し膜厚を調整する
工程の２工程に分けると共に、エッチバック法によるレ
ジスト塗布工程を順次粘度の高いレジストを用いた重ね
塗りを行なうことにより、段差形状を拡大しない程度の
最小限の膜厚で堆積された第１の絶縁膜に対し、重ね塗
りによって最小限の膜厚のレジスト層によって表面を平
坦化するようにしているため、エッチバック量が大幅に
低減され、膜質の劣化を生じることなく平坦な第１の絶
縁膜が形成され得、更にこの上に所望の膜厚の第２の絶
縁膜を形成することにより、極めて効率良く、平坦で信
頼性の高い絶縁膜の形成が可能となる。
第１図（ａ）乃至（ｆ）は、本発明実施例の配線層の形
成方法を示す工程説明図、第２図は、平坦化のための反
応性イオンエッチング工程におけるエッチングガス（テ
トラフルオルメタン雰囲気に対する酸素の添加量）とエ
ッチング速度との関係を示す図である。 １……シリコン基板、２……第１の配線パターン、３…
…PSG絶縁膜、４……レジスト層、５……PSG絶縁膜、６
……コンタクトホール、７……第２の配線パターン。
成方法を示す工程説明図、第２図は、平坦化のための反
応性イオンエッチング工程におけるエッチングガス（テ
トラフルオルメタン雰囲気に対する酸素の添加量）とエ
ッチング速度との関係を示す図である。 １……シリコン基板、２……第１の配線パターン、３…
…PSG絶縁膜、４……レジスト層、５……PSG絶縁膜、６
……コンタクトホール、７……第２の配線パターン。
Claims (3)
- 【請求項１】段差を有する基板表面に絶縁膜を形成する
工程が、 化学的気相成長法（CVD）により絶縁膜を形成する第１
の堆積工程と、 該絶縁膜上に所定粘度の第１のレジストを塗布する第１
のレジスト塗布工程と、 前記第１のレジストよりも粘度の高い第２のレジストを
塗布する第２のレジスト塗布工程と、 ドライエッチング法により、該第１および第２のレジス
ト層と共に前記絶縁膜の凸部を除去し表面を平坦化する
平坦化工程と、 さらに所望の膜厚となるまで絶縁層を堆積する第２の堆
積工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】前記平坦化工程後、前記第２の堆積工程に
先立ち、 ウェット処理による表面清浄化工程を含むことを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方
法。 - 【請求項３】前記第１の堆積工程は常圧CVD工程である
ことを特徴とする特許請求の範囲第１項または第２項の
いずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074763A JPH0712040B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074763A JPH0712040B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232636A JPS61232636A (ja) | 1986-10-16 |
| JPH0712040B2 true JPH0712040B2 (ja) | 1995-02-08 |
Family
ID=13556643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074763A Expired - Lifetime JPH0712040B2 (ja) | 1985-04-09 | 1985-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712040B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985373A (en) * | 1982-04-23 | 1991-01-15 | At&T Bell Laboratories | Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures |
| GB8729652D0 (en) * | 1987-12-19 | 1988-02-03 | Plessey Co Plc | Semi-conductive devices fabricated on soi wafers |
| US9604338B2 (en) * | 2015-08-04 | 2017-03-28 | Texas Instruments Incorporated | Method to improve CMP scratch resistance for non planar surfaces |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969950A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | 多層配線形成方法 |
-
1985
- 1985-04-09 JP JP60074763A patent/JPH0712040B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232636A (ja) | 1986-10-16 |
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