KR950000867B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
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Description
제 1a,e 도는 본 발명에 의한 반도체 장치 제조방법의 실시예를 도시하기 위한 개략 단면도.
제 2 도는 종래의 반도체 장치 제조 방법에 관계하는 개략 단면도.
제 3 도는 기생 MOS 트랜지스터의 전류 테일 특성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 필드 절연막
13 : 제 1 금속 배선 14 : 제 1 실리콘 산화막
15 : 제 2 실리콘 산화막 16 : 도포 유리막
17 : 제 3 실리콘 산화막 18 : 포토레지스트
19 : 제 2 금속 배선 20 : 패시베이션 막
21 : 균렬 22,23 : 보이드
24 : 실리콘 산화막
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 서브미크론 정도로 미세화된 다층 배선 구조에 있어서의 평탄성 통과공(through hole)의 피복성 및 트랜지스터 특성의 개선에 관한 것이다.
종래, 다층 배선 구조를 갖는 미세 반도체 장치의 제조 방법은 예컨대 제 2 도와 같이 트랜지스터나 저항 등의 반도체 소자가 만들어 넣어진 실리콘 기판(11)상의 필드 절연막(12)등을 거쳐서 소자에서 전극 꺼내기용의 접촉홀을 개공한 후, Al합금 등을 약 0.5 내지 1.0㎛의 두께로 스패터링하고, 포토에칭으로 소망 형상으로 패터닝한 제 1의 금속 배선(13)을 형성한 후, 층간 절연막으로서 SiH4와 O2나 N2O와 같은 지연성 가스를 플라즈마나 열 반응시킨 실리콘 산화막(24)을 0.5 내지 0.8㎛ 정도 기상 성장시키고, 다시 미세화 구조에 있어서의 평탄화의 필요성에서 알콜류에 실라놀과 P2O5등을 녹인 도포 유리막(16)을 스핀코트(spincoat)하고, 제 1의 금속배선(13)에 지장없는 온도로 어닐한다. 이때 도표 유리막중에 혼입시키는 P2O5는 1내지 5mol%의 농도이며 도포 유리막의 스트레스 완화와 내균렬 효과를 향상시키기 때문이다. 다음에 그 도포 유리막(16)과 실리콘 산화막(24)을 CF4, CHF3또는 C2F6가스등을 써서 드라이에칭한 관통공을 개공후, Al합금을 스퍼터링하고 포토 에칭한 제 2의 금속배선(19)을 실시하고 다시 패시베이션막(20)을 적층하고, 최후로 외부 전극 꺼내기용의 피드부를 개공하고 있다.
그러나, 종래 기술에 있어서 우선 SiH4및 지연성 가스로 기상 성장시킨 실리콘 산화막(24)은 제 1의 금속배선(13)의 스페이스가 미세화되면 카스핑(cusping)을 발생하며, 도포 유리막(16)을 스핀코트해도 스페이스에 보이드(22)가 형성되거나, 평탄성도 바람직하지 않다. 또, 아스펙트(aspect)비가 약 0.7이상이나 되기 때문에 가령 실리콘 산화막(24)의 부착이 양호해도 제 1 금속 배선(13)의 스페이스부에는 그 배선 두께 상당의 U자형의 채널이 형성되므로 여기에 형성된 도포 유리의 액고임이 생기며, 예컨대 약 0.8 내지 1.6㎛의 특정 스페이스에는 도포 유리막(16)이 0.5㎛ 이상으로도 두꺼워지며 균렬(21)이 발생하고 만다.
한편, 관통공의 개공시, 실리콘 산화막(24)은 드라이에칭에 의해 이방성 에칭되므로 관통공의 측면은 거의 수직으로 되며, 에지 부분에서의 제 2의 금속 배선(19)의 스텝 커버리지가 나쁘고, 접촉이나 일렉트로마이그레이션(electromigration)의 열화, 단선 또는 패시베이션막(20)와 보이드(23)등에 의해 신뢰성, 수율이 문제로 되어 있다. 또한, HF계의 수용액으로 웨트에칭(wetetching)을 실시해서 등방적인 테이퍼를 가하는 것도 시도되었으나 금속 배선상의 도포 유리막(16)은 고온 어닐이 되지 않으므로 HF계 수용액에 대한 에칭 속도가 매우 크며, 사이드 에칭이 이상으로 진행되므로 채용이 되지 않았다.
이밖의 층간막 평탄화에는 포토레지스트를 사용한 에치백 법이나 스패터하면서 박막 성장하는 바이어스 기상 성장법이 있는데, 손상외에 특정 스페이스만 평탄화가 이뤄지므로 실제의 디바이스에선 다양한 치수가 배치되어 있거나, 하부의 게이트 전극이나 배선에 쓰이는 Poly-Si등의 2중, 3중의 단차가 제 1의 금속 배선과 평행 또는 크로스해서 달리기 때문에 실용 양산화 적용이 곤란했다.
또한 다시, 제 2의 금속 배선(19)은 흡습하기 쉬운 도포 유리막(16)과 바로 접촉하는 구조로 되며, 공정도중에 침입한 수분과 P2O5로 인산이 형성되며, Al등의 금속 배선이 부식되거나, 이 반응 과정의 수소 이온이나 OH이온, 수분이 필드 산화막중에 침입하고, 소자 분리용의 기생 MOS트랜지스터의 반전 내압을 변화시키고 마는 문제가 발생하고 있었다. 제 3 도는 Nch측 기생 MOS 트랜지스터의 전류테일 특성을 도시하는 것인데 통상 특성 a에 대해서 b는 반전 내압이 저하한 것이 특성이다.
그런데 본 발명은, 이 같은 문제점을 해결하는 것이며, 층간 절연막의 균렬의 발생을 방지하고 금속 배선의 평탄성을 확보하면서 관통공 개공을 위한 웨트에칭 처리를 가능케 하며 테이퍼화에 의해 관통공 에지부에 있어서의 금속 배선의 스텝 커버리지의 향상이나 콜로젼(collosion) 대책, 또한 트랜지스터 특성의 개선을 실시하고, 다층 배선을 갖는 미세 반도체 장치의 안정 공급과 신뢰성 향상을 도포하는 것을 목적으로 한 것이다.
본 발명의 반도체 장치의 제조 방법은 다층 배선 구조를 갖는 반도체 장치에 있어서 적어도 소망 표면에 소자 영역이 형성된 반도체 기판상에 제 1의 금속 배선층을 형성하는 공정, 유기 실란과 0를 포함하는 가스를 플라즈마 기상 반응시킨 제 1의 실리콘 산화막을 형성하는 공정, 유기 실란과 0을 포함하는 가스를 열기상 반응시킨 제 2의 실리콘 산화막을 적층시키는 공정, 상기 적층 절연막의 소정막후를 에치백하는 공정, 도포 유리막을 적층하는 공정, 그 도포 유리막의 소정막후를 에치백하는 공정, 제 3의 실리콘 산화막을 적층하는 공정, 통과공을 개공후 제 2의 금속 배선을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 1실시예를 제 1 도에 기준해서 상세하게 설명한다. 서브 미크론 롤의 Al 2층 구조의 Si게이트 CMOSLSI에 적용한 경우에 있어서 트랜지스터나 저항등의 반도체 소자가 만들어넣어진 실리콘 기판(11)상의 선택 열 산화나 기상 성장 실리콘 산화막에 의한 필드 절연막(12)을 거치고, 전국 꺼내기를 위한 접촉공을 개공한 후, Al-Cu 합금을 약 0.6㎛의 두께로 스패터링하고 Cl2등이 할로겐 가스를 포함하는 드라이에칭으로 패터닝하고, 제 1의 금속 배선(13)을 실시했다. 다음에 층간 절연막으로서 우선 370 내지 400℃에서 TEOS[Si(OC2H5)4]와, O2를 약 9torr로 플라즈마 기상 반응시키고 약 0.6㎛의 제 1의 실리콘 산화막(14)을 성장시킨 후, 계속해서 O2캐리어로 O3와 TEOS를 60 내지 100torr, 380℃에서 감압 반응시키고 제 2의 실리콘 산화막(15)를 0.4㎛ 적층시켰다(제 1a 도). 이들의 실리콘 산화막은 종래의 SiH를 사용한 것에 비해서 카스핀이 없고, 특히 제 1의 실리콘 산화막 균일성도 양호하고 치밀하고 안티콘테미네이션(anticontamination)도 우수하며, 양측 응력(예컨대 Si 웨이퍼로 성장했을 때 凸형으로 휜다)을 갖는다. 또, 제 2의 실리콘 산화막은 단차부에서의 부착성이 거의 100%이며, 홈부로의 묻어넣기도 양호한데, 인장응력을 가지며 OH기를 많이 포함한다. 이어서 OHF3, CF4, Ar등에 의한 플라즈마 에칭에서 약 0.45㎛이방성 에치백하고, 평탄부의 제 2의 실리콘 산화막(15)을 제거하며 제 1의 금속 배선(13)의 스페이스에 측벽으로서 남는다. 계속해서 도포 유리막(16)을 스핀코트하고부터 약 400℃의 N2분위기에서 30분 어닐하면, 제 1의 금속 배선(13)상에는 5 내지 700Å, 단차부나 홈부에는 두꺼워도 0.4㎛ 이하의 도포 유리가 괴며, 종래와 같이 극단으로 두꺼워지는 영역은 없고 평탄화가 이루어진다(제 1b 도). 다음에 1×10-4torr 정도의 Ar분위기중에서 400W의 고주파 바이어스를 가하고 스패터 에칭하고, 적어도 제 1의 금속배선(13)상의 도포 유리막(16)은 제거한다. 이 도포 유리막(16)을 제거하는 공정에 있어선 반응성 이온 에칭등을써도 되지만 도포 유리막의 에칭 속도가 기상 성장의 실리콘 산화막보다 다분히 크기 때문에 평탄성이 쳐지므로 스패터 에칭이나 이온미링과 같은 물리적으로 제거할 수 있는 것인지, 선택성이 낮은 에칭이 바람직하다. 다음에 제 1의 실리콘 산화막(14)과 같은 방법으로 약 1000Å의 두께로 제 3의 실리콘 산화막(17)을 성장시킨다(제 1c 도). 계속해서 제 1과 제 2의 금속배선이 접촉을 취하면 관통공을 개공하기 위해서 포토 레지스트(18)를 마스크로 하고 우선 HF, NH4F와의 혼합 수용액에 의해 약 2500Å분의 제 3, 제 1의 실리콘 산화막(17),(14)을 웨트에칭하고 계속해서 CHF3, CF , He 가스를 써서 300mtorr의 압력으로 남아있는 제 1의 실리콘 산화막(14)을 선택 드라이에칭하여 관통공을 개공했다(제 1d 도). 이때 관통공 에지부는 등방적으로, 또 하부는 이방적으로 에칭되어 있다. 계속해서 포토레지스트(18)를 박리후, Al-Cu합금을 약 1.0㎛의 두께로 스패터링, 포토에칭하고 제 2의 금속배선(19)으로하고, 그 후 플라즈마나이트라이드의 패시베이션막(20)을 성장하고, 다시 외부 전극 꺼내기용이 패드부를 개공하고 있다(제 1e 도). 이같이 해서 제조된 반도체 장치는 0.5㎛ 이상의 특정 스페이스에 한정되는 일 없고 다층 배선 구조에 관한 전체의 평탄화를 도모할 수 있으며, 또 관통공 에지부에 있어서의 제 2의 금속 배선에 피복성이 개선되었다. 또한, 도포 유리막과 제 2의 금속 배선의 접촉이 없는 구조로 되며 Al콜로젼에도 강하고, 수소 이온등의 콘테미네이션 발생도 없게 되며 종래와 같이 제 2의 배선하의 기생 트랜지스터의 반전내압의 저하문제도 없어진 위에, 제 3c 도와 같이 반전 내압도 더욱 향상했다. 또한, 제 3의 실리콘 산화막 17의 두께는 수백 Å로 되지만 막후 제어성 등에서 500Å이상이 적당했었다. 제 3의 실리콘 산화막 대신에 실리콘 질화막 등의 절연막도 적용이 생각된다.또, 제 1과 제 2의 실리콘 산화막의 두께 구성비의 포인트는 형상 결과 외에 적층으로 했을 때, 전체 스트레스가 압축 방향이 되게하지 않으면 다음의 에칭이나 어닐공정에서 그 실리콘 산화막에 균렬이 들어가고 만다는 것을 알았다. 이밖에 제 2의 실리콘 산화막의 두께 구성비의 포인트는 형상 결과 외에 적층으로 했을 때, 전체 스트레스가 압축 방향이 되게 하지 않으면 다음의 에칭이나 어닐 공정에서 그 실리콘 산화막에 균렬이 들어가고 만다는 것을 알았다. 이밖에 제 2의 실리콘 산화막15의 성장을 감압뿐아니고 상압의 가열 반응으로도 실시했는데, 마찬가지의 평탄 효과가 얻어졌다. 도, 배선 구조로 Al배선의 상하에 고융점 금속이나 그 규화물, 질화물등을 접촉 장애나 할레이션(halation) 방지 때문에 적층했을 경우, 또는 그것들의 단독 배선에도 적용된다. 또, 다층 구조는 금속끼리의 배선에 한하지 않으며 다결정이나 아몰퍼스 Si와 같은 반도체나 금속 실리사이드 또는 T1N등의 도전물질 등을 쓴것에도 적용 가능하다.
이상과 같이 본 발명에 의하면 특히 다층 배선 구조의 집적회로 등에 있어서 디자인룰에 한정되지 않고 배선층간막의 평탄화를 행하고, 관통공부의 배선 커버리지 향상, Al등이 콜로젼 방지, 또는 트랜지스터 등 전기 특성의 안정화를 도모하고, 수율이 양호하고 고품질인 미세 반도체 장치의 안정공급을 가능케하는 것이다.
Claims (2)
- 다층 배선 구조를 갖는 반도체 장치에 있어서 적어도 소망 표면에 소자 영역이 형성된 반도체 기판상에 제 1의 금속 배선층을 형성하는 공정, 유기 실란과 O2를 포함하는 가스를 플라즈마 기상 반응시킨 제 1의 실리콘 산화막을 형성하는 공정, 유기 실란과 O3를 포함하는 가스를 열기상 반응시킨 제 2의 실리콘 산화막을 적층시키는 공정, 상기 적층 절연막의 소정막후를 에치백하는 공정, 도포 유리막을 적층하는 공정, 그 도포 유리막의 소정막후를 에칭백하는 공정, 제 3의 실리콘 산화막을 적층하는 공정, 관통공을 개공후 제 2의 금속 배선을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 제 1과 제 2의 실리콘 산화막의 초기막후의 구성비가 적층시의 압축 응력이 되게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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