JP3097839B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に比誘電率が３．５以下の低誘
電率膜を層間絶縁膜材料として用いた多層配線を有する
半導体装置およびその製造方法に関する。
その製造方法に関し、特に比誘電率が３．５以下の低誘
電率膜を層間絶縁膜材料として用いた多層配線を有する
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路装置の高密度化に
伴って配線ピッチも狭小化されてきているが、配線層の
膜厚を薄くすると配線抵抗が増大するため配線層膜厚を
配線ピッチに伴って薄くできず、その結果、配線のアス
ペクト比が増大しつつある。そして、アスペクト比を低
下させることなく配線ピッチを狭小化したことによって
配線容量が増加しつつあり、デバイスの高速動作が阻害
されるようになってきている。そこで、配線容量を低減
することのできる手段として層間絶縁膜の材料に低誘電
率材料を使用する技術が注目を集めている。図７（ａ）
〜（ｄ）は、特開平８−１０７１４９号公報にて提案さ
れた、この種従来技術を説明するための工程順断面図で
ある。以下、この公報に開示された従来例について説明
する。図７（ａ）に示すように、基板１０１上にＴｉＮ
／ＡｌＣｕ／ＴｉＮなどからなる金属層を形成し、これ
をパターニングして金属導体１０２を形成する。次に、
図７（ｂ）に示すように、ＴＥＯＳ（テトラエトキシシ
ラン）を用いたプラズマＣＶＤ法により、ＳｉＯ2 から
なる酸化物ライナ１０３を形成する。このとき、酸化物
ライナ１０３は金属導体１０２の上表面で厚くその側面
で薄く形成される。次に、図７（ｃ）に示すように、ポ
リシルセキオキサン（ｐｏｌｙｓｉｌｓｅｑｕｉｏｘａ
ｎ）を塗布し、４００℃、１時間の熱処理を行って硬化
させ、低誘電率部材１２０を形成する。続いて、図７
（ｄ）に示すように、湿式エッチング法を用いたエッチ
・バックを行って、低誘電率部材１０４を金属導体１０
２の高さまたはそれより幾分高い高さに残す。その上に
ＴＥＯＳを用いたＳｉＯ2 の堆積によって、酸化物上部
層１０５を形成する。
伴って配線ピッチも狭小化されてきているが、配線層の
膜厚を薄くすると配線抵抗が増大するため配線層膜厚を
配線ピッチに伴って薄くできず、その結果、配線のアス
ペクト比が増大しつつある。そして、アスペクト比を低
下させることなく配線ピッチを狭小化したことによって
配線容量が増加しつつあり、デバイスの高速動作が阻害
されるようになってきている。そこで、配線容量を低減
することのできる手段として層間絶縁膜の材料に低誘電
率材料を使用する技術が注目を集めている。図７（ａ）
〜（ｄ）は、特開平８−１０７１４９号公報にて提案さ
れた、この種従来技術を説明するための工程順断面図で
ある。以下、この公報に開示された従来例について説明
する。図７（ａ）に示すように、基板１０１上にＴｉＮ
／ＡｌＣｕ／ＴｉＮなどからなる金属層を形成し、これ
をパターニングして金属導体１０２を形成する。次に、
図７（ｂ）に示すように、ＴＥＯＳ（テトラエトキシシ
ラン）を用いたプラズマＣＶＤ法により、ＳｉＯ2 から
なる酸化物ライナ１０３を形成する。このとき、酸化物
ライナ１０３は金属導体１０２の上表面で厚くその側面
で薄く形成される。次に、図７（ｃ）に示すように、ポ
リシルセキオキサン（ｐｏｌｙｓｉｌｓｅｑｕｉｏｘａ
ｎ）を塗布し、４００℃、１時間の熱処理を行って硬化
させ、低誘電率部材１２０を形成する。続いて、図７
（ｄ）に示すように、湿式エッチング法を用いたエッチ
・バックを行って、低誘電率部材１０４を金属導体１０
２の高さまたはそれより幾分高い高さに残す。その上に
ＴＥＯＳを用いたＳｉＯ2 の堆積によって、酸化物上部
層１０５を形成する。
【０００３】
【発明が解決しようとする課題】上述した従来例では、
低誘電率膜を用いることによる容量低減の効果を得るた
めに、配線層の側面での酸化膜厚が上面の酸化膜厚より
も薄くなるようにしている。ところが、低誘電率膜は吸
湿性が高く絶縁抵抗が低いため酸化膜の膜厚が薄いと隣
接する配線間でのリーク電流が増大することになる。ま
た、低誘電率膜の水分が薄い酸化膜を介して配線層にま
で拡散し易く、配線のエレクトロ・マイグレーション耐
性が劣化する。この傾向は、半導体装置の微細化が進ん
で、より配線ピッチが小さくなった場合により顕著とな
る。従って、本発明の解決すべき課題は、低誘電率膜を
層間絶縁膜として用いた半導体装置において、配線間容
量を増大させることなく、リーク電流を低減し、エレク
トロ・マイグレーションを抑制して信頼性を向上させる
ことである。
低誘電率膜を用いることによる容量低減の効果を得るた
めに、配線層の側面での酸化膜厚が上面の酸化膜厚より
も薄くなるようにしている。ところが、低誘電率膜は吸
湿性が高く絶縁抵抗が低いため酸化膜の膜厚が薄いと隣
接する配線間でのリーク電流が増大することになる。ま
た、低誘電率膜の水分が薄い酸化膜を介して配線層にま
で拡散し易く、配線のエレクトロ・マイグレーション耐
性が劣化する。この傾向は、半導体装置の微細化が進ん
で、より配線ピッチが小さくなった場合により顕著とな
る。従って、本発明の解決すべき課題は、低誘電率膜を
層間絶縁膜として用いた半導体装置において、配線間容
量を増大させることなく、リーク電流を低減し、エレク
トロ・マイグレーションを抑制して信頼性を向上させる
ことである。
【０００４】
【課題を解決するための手段】上述した本発明の課題
は、配線層の側面のシリコン酸化膜の膜厚をリーク電流
を抑制し、かつ、水分の配線への浸透を防止することの
できる膜厚とすると共に配線層上のシリコン酸化膜の膜
厚を十分薄くすることによって、解決することができ
る。
は、配線層の側面のシリコン酸化膜の膜厚をリーク電流
を抑制し、かつ、水分の配線への浸透を防止することの
できる膜厚とすると共に配線層上のシリコン酸化膜の膜
厚を十分薄くすることによって、解決することができ
る。
【０００５】
【発明の実施の形態】本発明による半導体装置は、半導
体基板（１）上に絶縁膜（４）を介して配線層（１０）
が形成され、該配線層を覆ってシリコン酸化膜（１１）
が形成され、その上全体が比誘電率が３．５以下の低誘
電率膜（１２）によって覆われているものであって、前
記シリコン酸化膜は、前記配線層上の前記シリコン酸化
膜は完全に除去されるかまたはエッチングにより配線層
側面のシリコン酸化膜より薄くなされていることを特徴
としている。そして、好ましくは、低誘電率膜は、有機
系若しくは無機系材料を用いて形成されたＳＯＧ（spin
on glass ）膜であるか、または有機樹脂材料を用いて
形成された絶縁膜である。
体基板（１）上に絶縁膜（４）を介して配線層（１０）
が形成され、該配線層を覆ってシリコン酸化膜（１１）
が形成され、その上全体が比誘電率が３．５以下の低誘
電率膜（１２）によって覆われているものであって、前
記シリコン酸化膜は、前記配線層上の前記シリコン酸化
膜は完全に除去されるかまたはエッチングにより配線層
側面のシリコン酸化膜より薄くなされていることを特徴
としている。そして、好ましくは、低誘電率膜は、有機
系若しくは無機系材料を用いて形成されたＳＯＧ（spin
on glass ）膜であるか、または有機樹脂材料を用いて
形成された絶縁膜である。
【０００６】また、本発明による半導体装置の製造方法
は、 （１）半導体基板上に絶縁膜を介して最上層がＴｉＮ膜
である配線層を形成する工程と、 （２）少なくとも前記配線層の上面および側面を覆うシ
リコン酸化膜を形成する工程と、 （３）前記シリコン酸化膜を異方性エッチングして、前
記配線層上の前記シリコン酸化膜の膜厚が前記配線層の
側面での膜厚よりも薄くする工程と、 （４）全面を覆う比誘電率が３．５以下の低誘電率膜を
形成する工程と、を有することを特徴としている。そし
て、好ましくは、前記第（３）の工程における異方性エ
ッチングは、ＣＯを含むエッチングガスを用いたＲＩＥ
法により行われる。
は、 （１）半導体基板上に絶縁膜を介して最上層がＴｉＮ膜
である配線層を形成する工程と、 （２）少なくとも前記配線層の上面および側面を覆うシ
リコン酸化膜を形成する工程と、 （３）前記シリコン酸化膜を異方性エッチングして、前
記配線層上の前記シリコン酸化膜の膜厚が前記配線層の
側面での膜厚よりも薄くする工程と、 （４）全面を覆う比誘電率が３．５以下の低誘電率膜を
形成する工程と、を有することを特徴としている。そし
て、好ましくは、前記第（３）の工程における異方性エ
ッチングは、ＣＯを含むエッチングガスを用いたＲＩＥ
法により行われる。
【０００７】［作用］本発明による半導体装置において
は、配線層の上面および側面がシリコン酸化膜に覆わ
れ、さらにその全体が低誘電率膜によって覆われるもの
であり、そしてシリコン酸化膜の配線層側面における膜
厚は配線層上面における膜厚よりも厚くなされる。この
ため、配線間距離が短くなったときでも厚く形成された
シリコン酸化膜によって同一層の配線間のリーク電流を
抑えることができるとともに低誘電率絶縁膜から水分等
が配線層に拡散することを抑制することができる。した
がって、エレクトロ・マイグレーション耐性を高めるこ
とができ、配線の信頼性を向上させることができる。
は、配線層の上面および側面がシリコン酸化膜に覆わ
れ、さらにその全体が低誘電率膜によって覆われるもの
であり、そしてシリコン酸化膜の配線層側面における膜
厚は配線層上面における膜厚よりも厚くなされる。この
ため、配線間距離が短くなったときでも厚く形成された
シリコン酸化膜によって同一層の配線間のリーク電流を
抑えることができるとともに低誘電率絶縁膜から水分等
が配線層に拡散することを抑制することができる。した
がって、エレクトロ・マイグレーション耐性を高めるこ
とができ、配線の信頼性を向上させることができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図である。半導体基板１上に素子分離領域２が形成
されており、半導体基板１内の素子分離領域２に囲まれ
た領域にウェル領域３が形成されている。ウェル領域３
上には、ゲート酸化膜２２を介してゲート電極２３が形
成され、その側面には側壁酸化膜２４が形成されてい
る。そしてゲート電極２３の両サイドの半導体基板の表
面領域内にはソース・ドレイン領域２１が形成され、こ
こにＭＯＳトランジスタが形成されている。なお、ＭＯ
Ｓトランジスタは単なる例示に過ぎずＭＯＳトランジス
タを他の任意の素子に置き換えることができる。素子分
離領域２およびウェル領域３上には、膜厚約８００ｎｍ
の全体を覆う第１の層間絶縁膜４が形成されており、こ
の層間絶縁膜４にはソース・ドレイン領域２１の表面を
露出させるコンタクトホール５が開設されている。この
コンタクトホール５の内部には、第１の層間絶縁膜４上
まで延在するバリアメタル層６およびコンタクトホール
５内の残りの空間を埋めるタングステンプラグ７が形成
されている。バリアメタル層６は、例えば、下から膜厚
約３０ｎｍのチタン膜と膜厚約１００ｎｍの窒化チタン
膜とから構成される。第１の層間絶縁膜４上の少なくと
もコンタクトホール５を含む領域上にはアルミニウム合
金膜８ａとその上の窒化チタン膜９ａとからなる２層膜
が形成され、この２層膜とその下のバリアメタル層６と
によって第１層配線１０が形成されている。第１層配線
１０の上面および側面を含む全面は第１のシリコン酸化
膜１１により被覆されている。この第１のシリコン酸化
膜１１は、平坦部（第１層配線１０の上面および配線の
ない部分）で約１０ｎｍの膜厚をもち、第１層配線１０
の側面では約３０ｎｍの膜厚をもっている。
て詳細に説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図である。半導体基板１上に素子分離領域２が形成
されており、半導体基板１内の素子分離領域２に囲まれ
た領域にウェル領域３が形成されている。ウェル領域３
上には、ゲート酸化膜２２を介してゲート電極２３が形
成され、その側面には側壁酸化膜２４が形成されてい
る。そしてゲート電極２３の両サイドの半導体基板の表
面領域内にはソース・ドレイン領域２１が形成され、こ
こにＭＯＳトランジスタが形成されている。なお、ＭＯ
Ｓトランジスタは単なる例示に過ぎずＭＯＳトランジス
タを他の任意の素子に置き換えることができる。素子分
離領域２およびウェル領域３上には、膜厚約８００ｎｍ
の全体を覆う第１の層間絶縁膜４が形成されており、こ
の層間絶縁膜４にはソース・ドレイン領域２１の表面を
露出させるコンタクトホール５が開設されている。この
コンタクトホール５の内部には、第１の層間絶縁膜４上
まで延在するバリアメタル層６およびコンタクトホール
５内の残りの空間を埋めるタングステンプラグ７が形成
されている。バリアメタル層６は、例えば、下から膜厚
約３０ｎｍのチタン膜と膜厚約１００ｎｍの窒化チタン
膜とから構成される。第１の層間絶縁膜４上の少なくと
もコンタクトホール５を含む領域上にはアルミニウム合
金膜８ａとその上の窒化チタン膜９ａとからなる２層膜
が形成され、この２層膜とその下のバリアメタル層６と
によって第１層配線１０が形成されている。第１層配線
１０の上面および側面を含む全面は第１のシリコン酸化
膜１１により被覆されている。この第１のシリコン酸化
膜１１は、平坦部（第１層配線１０の上面および配線の
ない部分）で約１０ｎｍの膜厚をもち、第１層配線１０
の側面では約３０ｎｍの膜厚をもっている。
【０００９】この第１のシリコン酸化膜１１上全体は、
ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａ
ｎｅ）を塗布・焼成することによって形成された低誘電
率膜１２により被覆されている。低誘電率膜１２の上に
は、上面がグローバルに平坦化された、膜厚約５００ｎ
ｍの第２のシリコン酸化膜１３が形成されている。第１
のシリコン酸化膜１１、低誘電率膜１２および第２のシ
リコン酸化膜１３には、第１層配線１０の表面を露出さ
せるヴァイア・ホール１４が開設されており、ヴァイア
・ホール１４の内部には、第２のシリコン酸化膜１３上
まで延在するバリアメタル層１５とヴァイア・ホール１
４内の残りの空間を埋めるタングステンプラグ１６が形
成されている。このバリアメタル層１５は、例えば、膜
厚約１００ｎｍの窒化チタン膜により形成される。第２
のシリコン酸化膜１３上の少なくともヴァイア・ホール
１４を含む領域上にはアルミニウム合金膜８ｂとその上
の窒化チタン膜９ｂとからなる２層膜が形成されてい
る。そして、バリアメタル層１５、アルミニウム合金膜
８ｂおよび窒化チタン膜９ｂにより第２層配線１７が構
成されている。この実施例は２層配線の場合であるが、
より層数の多い配線構造の場合もあり得る。最上層の配
線層の上には、膜厚１μｍのプラズマＣＶＤにより堆積
されたＳｉＯＮよりなるカバー膜１８が形成されてい
る。
ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａ
ｎｅ）を塗布・焼成することによって形成された低誘電
率膜１２により被覆されている。低誘電率膜１２の上に
は、上面がグローバルに平坦化された、膜厚約５００ｎ
ｍの第２のシリコン酸化膜１３が形成されている。第１
のシリコン酸化膜１１、低誘電率膜１２および第２のシ
リコン酸化膜１３には、第１層配線１０の表面を露出さ
せるヴァイア・ホール１４が開設されており、ヴァイア
・ホール１４の内部には、第２のシリコン酸化膜１３上
まで延在するバリアメタル層１５とヴァイア・ホール１
４内の残りの空間を埋めるタングステンプラグ１６が形
成されている。このバリアメタル層１５は、例えば、膜
厚約１００ｎｍの窒化チタン膜により形成される。第２
のシリコン酸化膜１３上の少なくともヴァイア・ホール
１４を含む領域上にはアルミニウム合金膜８ｂとその上
の窒化チタン膜９ｂとからなる２層膜が形成されてい
る。そして、バリアメタル層１５、アルミニウム合金膜
８ｂおよび窒化チタン膜９ｂにより第２層配線１７が構
成されている。この実施例は２層配線の場合であるが、
より層数の多い配線構造の場合もあり得る。最上層の配
線層の上には、膜厚１μｍのプラズマＣＶＤにより堆積
されたＳｉＯＮよりなるカバー膜１８が形成されてい
る。
【００１０】［第１の実施例の製造方法］次に、この第
１の実施例の半導体装置の製造方法を、その工程順の断
面図である図２（ａ）〜（ｃ）、図３（ｄ）、（ｅ）を
参照して説明する。まず、図２（ａ）に示すように、半
導体基板１上に素子分離領域２を形成し、素子分離領域
２に囲まれた半導体基板の表面領域内にイオン注入によ
りウェル領域３を形成し、周知の方法を用いてＭＯＳト
ランジスタを形成した後、ＣＶＤ法により半導体基板上
全面を覆う第１の層間絶縁膜４を形成する。第１の層間
絶縁膜４は、下から膜厚１００ｎｍ程度のシリコン酸化
膜と、膜厚７００ｎｍ程度のＢＰＳＧ（Ｂｏｒｏｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜より形成さ
れている。この第１の層間絶縁膜４をＲＩＥ法により選
択的にエッチングして径０．３５μｍのコンタクトホー
ル５を開口した後、スパッタ法により全面にチタンを３
０ｎｍ、窒化チタンを１００ｎｍの膜厚にそれぞれ堆積
して、バリアメタル層６を形成する。その後、ＣＶＤ法
によりタングステンを堆積しエッチバックしてコンタク
トホール５内をタングステンプラグ７で埋め込み、続い
てスパッタ法により４００ｎｍ厚のアルミニウム合金膜
８ａと８０ｎｍ厚の窒化チタン膜９ａを堆積し、パター
ニングして第１層配線１０を形成する。
１の実施例の半導体装置の製造方法を、その工程順の断
面図である図２（ａ）〜（ｃ）、図３（ｄ）、（ｅ）を
参照して説明する。まず、図２（ａ）に示すように、半
導体基板１上に素子分離領域２を形成し、素子分離領域
２に囲まれた半導体基板の表面領域内にイオン注入によ
りウェル領域３を形成し、周知の方法を用いてＭＯＳト
ランジスタを形成した後、ＣＶＤ法により半導体基板上
全面を覆う第１の層間絶縁膜４を形成する。第１の層間
絶縁膜４は、下から膜厚１００ｎｍ程度のシリコン酸化
膜と、膜厚７００ｎｍ程度のＢＰＳＧ（Ｂｏｒｏｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜より形成さ
れている。この第１の層間絶縁膜４をＲＩＥ法により選
択的にエッチングして径０．３５μｍのコンタクトホー
ル５を開口した後、スパッタ法により全面にチタンを３
０ｎｍ、窒化チタンを１００ｎｍの膜厚にそれぞれ堆積
して、バリアメタル層６を形成する。その後、ＣＶＤ法
によりタングステンを堆積しエッチバックしてコンタク
トホール５内をタングステンプラグ７で埋め込み、続い
てスパッタ法により４００ｎｍ厚のアルミニウム合金膜
８ａと８０ｎｍ厚の窒化チタン膜９ａを堆積し、パター
ニングして第１層配線１０を形成する。
【００１１】次に、図２（ｂ）に示すように、プラズマ
ＣＶＤ法により第１のシリコン酸化膜１１を平坦部での
膜厚が約１００ｎｍになるように堆積し、異方性ＲＩＥ
法によりエツチバックして、第１層配線１０の上面にお
ける第１のシリコン酸化膜１１の膜厚を約１０ｎｍに、
その側面における膜厚を約３０ｎｍにする。このときの
エッチング・ガスとしては、一酸化炭素（ＣＯ）を含む
ガスを用いる。例えば、ガス流量比が、ＣＯ：ＣＦ4 ＝
１：５となる混合ガスを用いる。このように設定するこ
とにより、万一第１のシリコン酸化膜１１が完全になく
なったとしても、第１層配線１０の最上部にある窒化チ
タン膜９でエッチングが止まり、主配線材料であるアル
ミニウム合金膜が露出されることがない。その後、図２
（ｃ）に示すように、ＨＳＱを平坦部での膜厚が約４０
０ｎｍとなるように回転塗布し、続いて３５０℃程度の
温度でベークを行いさらに４００℃程度の温度で熱処理
を行って、低誘電率膜１２を形成する。
ＣＶＤ法により第１のシリコン酸化膜１１を平坦部での
膜厚が約１００ｎｍになるように堆積し、異方性ＲＩＥ
法によりエツチバックして、第１層配線１０の上面にお
ける第１のシリコン酸化膜１１の膜厚を約１０ｎｍに、
その側面における膜厚を約３０ｎｍにする。このときの
エッチング・ガスとしては、一酸化炭素（ＣＯ）を含む
ガスを用いる。例えば、ガス流量比が、ＣＯ：ＣＦ4 ＝
１：５となる混合ガスを用いる。このように設定するこ
とにより、万一第１のシリコン酸化膜１１が完全になく
なったとしても、第１層配線１０の最上部にある窒化チ
タン膜９でエッチングが止まり、主配線材料であるアル
ミニウム合金膜が露出されることがない。その後、図２
（ｃ）に示すように、ＨＳＱを平坦部での膜厚が約４０
０ｎｍとなるように回転塗布し、続いて３５０℃程度の
温度でベークを行いさらに４００℃程度の温度で熱処理
を行って、低誘電率膜１２を形成する。
【００１２】次に、図３（ｄ）に示すように、低誘電率
膜１２上に全面にＣＶＤ法により第２のシリコン酸化膜
１３を約２０００ｎｍの膜厚に堆積し、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）により平坦化させた後、第２のシリコン酸化膜１
３、低誘電率膜１２および第１のシリコン酸化膜１１を
ＲＩＥ法により選択的にエッチングして第１層配線１０
の表面を露出させるヴァイア・ホール１４を開孔する。
次に、図３（ｅ）に示すように、スパッタ法により窒化
チタン膜からなるバリアメタル層１５を全面に形成し、
ＣＶＤ法によるブランケットタングステン膜の堆積とそ
のエッチバックによって、ヴァイア・ホール１４内を埋
め込むタングステンプラグ１６を形成する。続いて、ス
パッタ法により、膜厚約４００ｎｍのアルミニウム合金
膜８ｂと膜厚約８０ｎｍの窒化チタン膜９ｂを形成し、
パターニングして第２層配線１７を形成する。最後に、
プラズマＣＶＤ法により膜厚約１０００ｎｍのＳｉＯＮ
からなるカバー膜１８を形成することにより、この実施
例の製造工程が完了する。ここで、配線層数を２層以上
とすることができ、その場合には、カバー膜１８は、最
上層の配線層の上に形成される。尚、この実施例では、
低誘電率膜はＨＳＱを用いて形成されていたが、他の無
機系塗布材料や有機系の塗布材料を用いて形成してもよ
い。さらに、ＳＯＧ膜に代え、ポリイミド、炭化水素ポ
リマ（ＢＣＢ、ｐａｒｙｌｅｎｅ−Ｎなど）、フッ素ポ
リマ（ｐａｒｙｌｅｎｅ−Ｎなど）の有機樹脂材料を用
いて形成することができる。また、実施例では、最下層
の配線層のみをシリコン酸化膜と低誘電率膜によって被
覆していたが、上層の配線層をもシリコン酸化膜と低誘
電率膜によって被覆するようにしてもよい。
膜１２上に全面にＣＶＤ法により第２のシリコン酸化膜
１３を約２０００ｎｍの膜厚に堆積し、ＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）により平坦化させた後、第２のシリコン酸化膜１
３、低誘電率膜１２および第１のシリコン酸化膜１１を
ＲＩＥ法により選択的にエッチングして第１層配線１０
の表面を露出させるヴァイア・ホール１４を開孔する。
次に、図３（ｅ）に示すように、スパッタ法により窒化
チタン膜からなるバリアメタル層１５を全面に形成し、
ＣＶＤ法によるブランケットタングステン膜の堆積とそ
のエッチバックによって、ヴァイア・ホール１４内を埋
め込むタングステンプラグ１６を形成する。続いて、ス
パッタ法により、膜厚約４００ｎｍのアルミニウム合金
膜８ｂと膜厚約８０ｎｍの窒化チタン膜９ｂを形成し、
パターニングして第２層配線１７を形成する。最後に、
プラズマＣＶＤ法により膜厚約１０００ｎｍのＳｉＯＮ
からなるカバー膜１８を形成することにより、この実施
例の製造工程が完了する。ここで、配線層数を２層以上
とすることができ、その場合には、カバー膜１８は、最
上層の配線層の上に形成される。尚、この実施例では、
低誘電率膜はＨＳＱを用いて形成されていたが、他の無
機系塗布材料や有機系の塗布材料を用いて形成してもよ
い。さらに、ＳＯＧ膜に代え、ポリイミド、炭化水素ポ
リマ（ＢＣＢ、ｐａｒｙｌｅｎｅ−Ｎなど）、フッ素ポ
リマ（ｐａｒｙｌｅｎｅ−Ｎなど）の有機樹脂材料を用
いて形成することができる。また、実施例では、最下層
の配線層のみをシリコン酸化膜と低誘電率膜によって被
覆していたが、上層の配線層をもシリコン酸化膜と低誘
電率膜によって被覆するようにしてもよい。
【００１３】［第１の実施例の効果］次に、本発明の実
施例の効果について説明する。本発明の半導体装置で
は、第１層配線１０と低誘電率膜１２の間に存在する第
１のシリコン酸化膜１１は、第１層配線１０の側面での
方が上面よりも厚く形成されている。そのため、低誘電
率膜１２が吸湿したとしても、その水分がアルミニウム
合金膜８ａまで拡散することを防止することができ、ま
た配線の上部より浸透する水分は窒化チタン膜９ａによ
ってアルミニウム合金膜への到達が阻止されるため、エ
レクトロ・マイグレーション耐性を高めて、配線の信頼
性を向上させることができる。また、配線と絶縁抵抗の
低い低誘電率膜１２との間に絶縁性に優れたシリコン酸
化膜が比較的厚く形成されているため配線間リーク電流
を低減することができる。この実施例の効果について、
図４、図５を参照してより詳しく説明する。図４は、従
来例と比較した本実施例の半導体装置の配線のエレクト
ロ・マイグレーション寿命ｔ50、隣接配線間リーク電
流、および隣接配線間容量の、配線間距離による変化を
示している。ここでは、配線側壁におけるシリコン酸化
膜厚を一定にし、配線上面における酸化膜厚の方が厚い
場合（従来例）と、薄い場合（本発明の第１の実施例の
場合）の比較を行っている。エレクトロ・マイグレーシ
ョン寿命、隣接配線間リーク電流の変化は従来例と本発
明の場合で変化がないが、隣接配線間容量に関しては、
従来例では、配線上面にシリコン酸化膜（比誘電率が約
４と、比較的大きい）が厚く存在するため、隣接する配
線の上面同志の容量、すなわちフリンジ容量が大きくな
り、配線間距離が短くなると隣接配線間容量が急激に増
加し、これにより配線遅延が増加する。一方、本発明の
ものにおいては、配線上面のシリコン酸化膜厚が薄いた
め、フリンジ容量が小さく隣接配線間容量の増加は比較
的小さい。
施例の効果について説明する。本発明の半導体装置で
は、第１層配線１０と低誘電率膜１２の間に存在する第
１のシリコン酸化膜１１は、第１層配線１０の側面での
方が上面よりも厚く形成されている。そのため、低誘電
率膜１２が吸湿したとしても、その水分がアルミニウム
合金膜８ａまで拡散することを防止することができ、ま
た配線の上部より浸透する水分は窒化チタン膜９ａによ
ってアルミニウム合金膜への到達が阻止されるため、エ
レクトロ・マイグレーション耐性を高めて、配線の信頼
性を向上させることができる。また、配線と絶縁抵抗の
低い低誘電率膜１２との間に絶縁性に優れたシリコン酸
化膜が比較的厚く形成されているため配線間リーク電流
を低減することができる。この実施例の効果について、
図４、図５を参照してより詳しく説明する。図４は、従
来例と比較した本実施例の半導体装置の配線のエレクト
ロ・マイグレーション寿命ｔ50、隣接配線間リーク電
流、および隣接配線間容量の、配線間距離による変化を
示している。ここでは、配線側壁におけるシリコン酸化
膜厚を一定にし、配線上面における酸化膜厚の方が厚い
場合（従来例）と、薄い場合（本発明の第１の実施例の
場合）の比較を行っている。エレクトロ・マイグレーシ
ョン寿命、隣接配線間リーク電流の変化は従来例と本発
明の場合で変化がないが、隣接配線間容量に関しては、
従来例では、配線上面にシリコン酸化膜（比誘電率が約
４と、比較的大きい）が厚く存在するため、隣接する配
線の上面同志の容量、すなわちフリンジ容量が大きくな
り、配線間距離が短くなると隣接配線間容量が急激に増
加し、これにより配線遅延が増加する。一方、本発明の
ものにおいては、配線上面のシリコン酸化膜厚が薄いた
め、フリンジ容量が小さく隣接配線間容量の増加は比較
的小さい。
【００１４】図５に、配線上面におけるシリコン酸化膜
厚を一定にし、配線側壁におけるシリコン酸化膜厚の方
が薄い場合（従来例）と、厚い場合（本発明の第１の実
施例の場合）の比較を行った結果を示す。隣接配線間容
量は、本発明の方が増加が激しいが、エレクトロ・マイ
グレーション寿命は従来例の場合よりも長くなり、隣接
配線間リーク電流も大幅に低減できている。
厚を一定にし、配線側壁におけるシリコン酸化膜厚の方
が薄い場合（従来例）と、厚い場合（本発明の第１の実
施例の場合）の比較を行った結果を示す。隣接配線間容
量は、本発明の方が増加が激しいが、エレクトロ・マイ
グレーション寿命は従来例の場合よりも長くなり、隣接
配線間リーク電流も大幅に低減できている。
【００１５】［第２の実施例］図６は、本発明の第２の
実施例を示す断面図である。この実施例では、第１の実
施例と、第１のシリコン酸化膜１１が第１層配線１０の
側壁のみに形成されている点が異なっている。この実施
例の半導体装置の製造方法は、第１のシリコン酸化膜１
１を全面に形成した後、異方性ＲＩＥによりエツチバッ
クを行い、第１層配線１０の上面のシリコン酸化膜を完
全に除去している。この実施例では、アルミニウム合金
膜８ａの側面と低誘電率膜１２とが第１層配線１０の側
壁に残った第１のシリコン酸化膜１１で隔てられてお
り、また、アルミニウム合金膜８ａの上部と低誘電率膜
１２とは窒化チタン膜９ａで隔てられているため、低誘
電率膜１２から水分等がアルミニウム配線に拡散するこ
とがなく、エレクトロ・マイグレーションが抑制され、
また、隣接配線間のリーク電流を低減でき、第１の実施
例の場合と同様に、配線の信頼性を向上させることがで
きる。さらに、この第１の実施例と同様の効果に加え、
本実施例は、シリコン酸化膜のエツチバックでのエッチ
ング量の制御が容易であるという長所を有している。
実施例を示す断面図である。この実施例では、第１の実
施例と、第１のシリコン酸化膜１１が第１層配線１０の
側壁のみに形成されている点が異なっている。この実施
例の半導体装置の製造方法は、第１のシリコン酸化膜１
１を全面に形成した後、異方性ＲＩＥによりエツチバッ
クを行い、第１層配線１０の上面のシリコン酸化膜を完
全に除去している。この実施例では、アルミニウム合金
膜８ａの側面と低誘電率膜１２とが第１層配線１０の側
壁に残った第１のシリコン酸化膜１１で隔てられてお
り、また、アルミニウム合金膜８ａの上部と低誘電率膜
１２とは窒化チタン膜９ａで隔てられているため、低誘
電率膜１２から水分等がアルミニウム配線に拡散するこ
とがなく、エレクトロ・マイグレーションが抑制され、
また、隣接配線間のリーク電流を低減でき、第１の実施
例の場合と同様に、配線の信頼性を向上させることがで
きる。さらに、この第１の実施例と同様の効果に加え、
本実施例は、シリコン酸化膜のエツチバックでのエッチ
ング量の制御が容易であるという長所を有している。
【００１６】
【発明の効果】以上説明したように、本発明による半導
体装置は、低誘電率膜により被覆されたアルミニウム合
金膜とバリアメタル層とを含む配線層上のシリコン酸化
膜の膜厚を配線層側面の膜厚より薄くしたものであるの
で、配線間のフリンジ容量の増加を抑えることができる
とともに、低誘電率膜が吸湿したとしても、その水分が
配線層のアルミニウム合金膜にまで拡散することを防止
できるため、エレクトロ・マイグレーション耐性を高め
ることができ、配線の信頼性を向上させることができ
る。また、絶縁抵抗の低い低誘電率膜と配線層との間に
比較的厚い絶縁性に優れたシリコン酸化膜が挿入される
ので、低誘電率膜でのリークの増大をシリコン酸化膜で
阻止することが可能になり、配線間リーク電流を抑制す
ることができる。
体装置は、低誘電率膜により被覆されたアルミニウム合
金膜とバリアメタル層とを含む配線層上のシリコン酸化
膜の膜厚を配線層側面の膜厚より薄くしたものであるの
で、配線間のフリンジ容量の増加を抑えることができる
とともに、低誘電率膜が吸湿したとしても、その水分が
配線層のアルミニウム合金膜にまで拡散することを防止
できるため、エレクトロ・マイグレーション耐性を高め
ることができ、配線の信頼性を向上させることができ
る。また、絶縁抵抗の低い低誘電率膜と配線層との間に
比較的厚い絶縁性に優れたシリコン酸化膜が挿入される
ので、低誘電率膜でのリークの増大をシリコン酸化膜で
阻止することが可能になり、配線間リーク電流を抑制す
ることができる。
【図１】 本発明の半導体装置の第１の実施例を示す断
面図。
面図。
【図２】 本発明の半導体装置の第１の実施例の製造方
法を説明するための工程順断面図の一部。
法を説明するための工程順断面図の一部。
【図３】 本発明の半導体装置の第１の実施例の製造方
法を説明するための、図２の工程に続く工程での工程順
断面図。
法を説明するための、図２の工程に続く工程での工程順
断面図。
【図４】 本発明の効果を説明するための、配線間隔と
エレクトロ・マイグレーション寿命、隣接配線間リーク
電流および隣接配線間容量の関係を示すグラフ。
エレクトロ・マイグレーション寿命、隣接配線間リーク
電流および隣接配線間容量の関係を示すグラフ。
【図５】 本発明の効果を説明するための、配線間隔と
エレクトロ・マイグレーション寿命、隣接配線間リーク
電流および隣接配線間容量の関係を示すグラフ。
エレクトロ・マイグレーション寿命、隣接配線間リーク
電流および隣接配線間容量の関係を示すグラフ。
【図６】 本発明の半導体装置の第２の実施例を示す断
面図。
面図。
【図７】 従来例の製造方法を示す工程順断面図。
１ 半導体基板 ２ 素子分離領域 ３ ウェル領域 ４ 第１の層間絶縁膜 ５ コンタクトホール ６ バリアメタル層 ７ タングステンプラグ ８ａ、８ｂ アルミニウム合金膜 ９ａ、９ｂ 窒化チタン膜 １０ 第１層配線 １１ 第１のシリコン酸化膜 １２ 低誘電率膜 １３ 第２のシリコン酸化膜 １４ ヴァイア・ホール １５ バリアメタル層 １６ タングステンプラグ １７ 第２層配線 １８ カバー膜 ２１ ソース・ドレイン領域 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ 側壁酸化膜 １０１ 基板 １０２ 金属導体 １０３ 酸化物ライナ １０４ 低誘電率部材 １０５ 酸化物上部層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/768 H01L 21/3205
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を介して配線層が
形成され、該配線層の上面および側面を覆ってシリコン
酸化膜が形成され、その上面全体が比誘電率が３．５以
下の低誘電率膜によって覆われている半導体装置におい
て、前記シリコン酸化膜の前記配線層側面における膜厚
が配線層上面における膜厚よりも厚く形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 半導体基板上に絶縁膜を介して配線層が
形成され、該配線層の側面を覆ってシリコン酸化膜が形
成され、その上面全体が比誘電率が３．５以下の低誘電
率膜によって覆われていることを特徴とする半導体装
置。 - 【請求項３】 前記配線層は、主体となるアルミニウム
合金膜とその上面に形成されたＴｉＮまたはＴｉ／Ｔｉ
Ｎからなるバリア層とを有していることを特徴とする請
求項１または２記載の半導体装置。 - 【請求項４】 前記低誘電率膜は、無機系若しくは有機
系材料を用いて形成されたＳＯＧ（ｓｐｉｎ ｏｎ ｇ
ｌａｓｓ）膜または有機樹脂膜であることを特徴とする
請求項１または２記載の半導体装置。 - 【請求項５】 （１）半導体基板上に絶縁膜を介して最
上層がＴｉＮ膜である配線層を形成する工程と、 （２）少なくとも前記配線層の上面および側面を覆うシ
リコン酸化膜を形成する工程と、 （３）前記シリコン酸化膜を異方性エッチングによりエ
ッチバックして、前記配線層上の前記シリコン酸化膜の
膜厚が前記配線層の側面での膜厚よりも薄くなるように
加工する工程と、 （４）全面を覆う比誘電率が３．５以下の低誘電率膜を
形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第（３）の工程における異方性エッ
チングを、ＣＯを含むエッチングガスを用いたＲＩＥ
（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法によ
り行うことを特徴とする請求項５記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09239230A JP3097839B2 (ja) | 1997-09-04 | 1997-09-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09239230A JP3097839B2 (ja) | 1997-09-04 | 1997-09-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187498A JPH1187498A (ja) | 1999-03-30 |
| JP3097839B2 true JP3097839B2 (ja) | 2000-10-10 |
Family
ID=17041691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09239230A Expired - Fee Related JP3097839B2 (ja) | 1997-09-04 | 1997-09-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097839B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067920B2 (en) | 2002-01-22 | 2006-06-27 | Elpida Memory, Inc. | Semiconductor device and method of fabricating the same |
| JP3791517B2 (ja) | 2002-10-31 | 2006-06-28 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| JP4535845B2 (ja) * | 2004-10-29 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2008294123A (ja) * | 2007-05-23 | 2008-12-04 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-09-04 JP JP09239230A patent/JP3097839B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1187498A (ja) | 1999-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |