JPH02177347A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関する。さらに詳し
くは、半導体基板上の段差を平坦化する層間絶縁層形成
に関する。

（ｃ７）従来の技術 半導体素子の高密度化、高集積化にとって配線の三次元
化は不可欠のものである。この配線の三次元化は、表面
の凹凸の強調につながり、配線の切断や短絡（後述する
第５図中の断線１０参照）といった歩留まり上の問題を
生ずる。この問題を避けるため基板表面の絶縁膜平坦化
が望まれておリ、現在のところ、その上にスピンオング
ラス（＄００）を塗布、焼成させて凹部を埋め、続いて
該ＳＯＧをその形成膜厚めについてエツチング除去（エ
ッヂバック）した後、その上にＣＶＤでシリコン酸化膜
を堆積させて、第１配線上を平坦化するという技術が一
般的である。

ここでＳＯＧをエッチバックする理由は以下の通りであ
る。すなわち、第５図にＳＯＧをエッチバックＵ゛ずに
層間絶縁膜を形成した場合の断面概略図を示すが、該図
においてＳ（０；４°を塗布して平坦化した後、５ＯＧ
４°を含む層間絶縁膜３．４゛、５にスルーホール１１
等の窓開けを行い第１配線（ずなわち下層導電膜バタ〜
ン層２）と、電気的接続される第２層配線（すなわち上
部導電膜パターン層８）を形成すると、スルーホール１
１側壁に露出した５ＯＧ４’から第２層配線に０１、ｔ
（、Ｏ等の残留ガスが発生し、この残留ガスと配線金属
とが反応して、金属酸化膜が形成されることとなり、こ
の結果第１層配線と第２層配線との間に接触抵抗が増加
して導通が不安定となり、半導体素子の高速化を阻むと
いう問題があるからである。

（ハ）発明が解決しようとする課厘 上記平坦化方法の一例として、一般式：　［Ｓｉ（Ｏ■
ｌ）、］、で表されるシラノール化合物からなるＳＯＧ
を塗布、焼成させ凹部を埋め、該ＳＯＧをエッヂバック
した後、その上にＣＶＤでシリコン酸化膜を堆積させて
第１配線上を平坦化する技術では、第１配線間の間隔（
スペース）か微細化に伴い狭くなってきた場合（例えば
約１．５μ−以下）、充分な平坦度が得られないという
問題がある。

上記シラノール化合物からなるＳＯＧは、−度の塗布、
焼成で約０，１３μｍ程度の膜Ｊワしかフラットウェハ
上に形成できないため、そこでこのＳＯＧの塗布、焼成
を数回繰り返すことにより平坦度を達成しようとする試
みがなされている。

しかしながら、このシラノール化合物によるＳＯＧは、
厚膜化すると（すなわち約０．６ｕａｉ以上ＳＯＧが凹
部に溜まると）、第６図のようにひび割れ（クラック）
９が発生し絶縁不良を招くという問題がある。

そこで、このクラック９を防止するために上記のごとき
従来のシラノール化合物からなるＳＯＧの代わりに、ア
ルキル基（Ｉ？）を含有したアルキルシラノール化合物
（一般式＋　［Ｒ−Ｓｉ（ＯＨ）ｓ］。）からなるもの
で、かつフラットウェハ上に約０．５μｍ以上の膜を形
成でき、さらに半導体基板上凹部に約１μｍ程度深く溜
ってらＳＯＧそのらのに第６図のようなりラックを発生
しない、いわゆる厚膜タイプのＳＯＧを用いて、これを
塗布、焼成させた後ニブデパックする方法も提案されて
いる。

しかしこのタイプのＳ’ＯＧは、厚膜タイプであるが故
に、該ＳＯＧ塗布、焼成後では平坦度に対して浸れてい
るが、その反面該ＳＯＧをエッチバックする際、エッチ
バック量が大きくなる。第７図に示すように、概してＳ
ＯＧはその膜の性質上エッチバックによりその平坦度が
劣化するので、このタイプの５ＯＧ４”であってもエッ
チバックすることにより平坦度を劣化してしまい、また
この上に形成される上部導電膜パターン層に断線１０を
生ずる等の問題がある。

この発明はかかる状況に鑑みなされたものであり、層間
絶縁層の形成に模形成能の異なる８０６層を組合せて用
いることにより、下部導電膜パターン層等により基板表
面に生じた凹凸状態を平坦化し、密度及び集積度の高い
半導体装置の信頼性を向上しうる半導体装置の製造方法
を提供しようとするものである。

（ニ）課題を解決するための手段 かくしてこの発明によれば、半導体基板上に、絶縁層を
介して下部導１１！模パターン層、層間絶縁層および上
部導ｆａｔ膜パターン層をこの順に設けてなる半導体装
置の製造方法であって、上記層間絶縁層の形成が、 （ａ）上記導電膜パターン層により凹凸が発生している
半導体基板上に、一般式＋　［１ｌ−Ｓｉ（０Ｈ）ｊ）
　ｎ（但し、Ｒはアルキル基を示す）で表されるアルキ
ルシラノール化合物からなる第１のスピンオングラス層
を堆積し、ついでこの堆積層をエツチング除去すること
により、上記基板上の凹部に第１スピンオングラス層を
残存形成する工程、 （ｂ）第１スピンオングラス層が残存形成された上記基
板上に、ＣＶＤ法により絶縁層を形成する工程、 （ｃ）上記ＣＶＤ絶縁層上に、一般式：　［Ｓｉ（０＋
１）。］。で表されるシラノール化合物からなる第２の
スピンオングラス層を堆積し、ついでこの堆積層をエツ
チング除去することにより、曲記下部導電模パターン層
に起因するＣＶＤ絶縁層上の凹部に第２スピンオングラ
ス層を残存形成する工程、 からなることを特徴とする半導体装置の製造方法が提供
される。

この発明の方法において、第１スピンオングラス（ＳＯ
Ｇ）ｆｆの形成に用いられるアルキルシラノール化合物
には、一般式：　［ｎ−５ｉ（ＯＨ）３］　−（但し、
Ｒはアルキル基を示す）で表されるもので、かつフラッ
トウェハ上に約０．５μ講以上の膜を形成でき、さらに
ＳＯＧが半導体基板上凹部に約１１程度深く溜まっても
Ｓ００層にクラックを発生しないものが用いられる。こ
のようなアルキルシラノール化合物としては、低級アル
キル基を存する当該分野で公知のものをそのまま用いる
ことができる。このうちアルキル基がメチル基であるも
のが好ましく、このものは０ＣＤ−タイプ７（東京応化
工業株式会社製）の名称で入手可能である。

この発明において、第２ＳＯＧＩＷの形成には、一般式
＋　［Ｓｉ（ＯＨ）４］。で表されるシラノール化合物
を歯打する、いわゆる当該分野で薄膜タイプとして公知
のものかそのまま用いられる。

この発明の方法において、層間絶縁層の溝成層として上
記第１ｓＯＧ層及び第２ＳＯＧ層上に形成されるＣＶＤ
絶縁層には、当該分野で公知のＰＳＧ膜等が用いられる
。

この発明の方法において、前記第１ＳＯＧ層は、塗布に
より形成される。この場合該ＳＯＧ層は、層厚が少なく
とも約０．５μ置以上となるように形成されることが好
ましい。上記形成される第１ＳＯＧｆｆｌは、次いで反
応性イオンエツチング（ＲＩＥ）等の公知の手法により
、その形成膜草分が一様にエツチング除去（エッチバッ
ク）される。このエッチバックにはＣＦ、等のエツチン
グガスが用いられる。上記エッヂバックにより、下部導
電膜パターン層等により表面に凹凸を発生させている基
板表面の凹部にのみ第１ＳＯＧ層が残存堆積されること
となる。

この発明の方法において、面記第２ＳＯＧ！は同じく塗
布により形成される。この場合該ＳＯＧ層は、薄膜タイ
プなので重ね塗りにより最終的に０．１〜０．３μ−程
度の層厚となるよう調節されることが好ましい。この第
２ＳＯＧ層は上記と同様の条件によりエッチバックされ
るが、このとき１１０％程度にエッチバックされること
が、得られる平滑度の点及びＳＯＧがスルーホール（後
述する実施例の第１図１１に相当）側壁に露出しないよ
うにするためから好ましい。

なお、半導体基板上に、下部導電膜パターン層の下層と
して形成される絶縁層は、当該分野で公知のシリコン酸
化膜が用いられる。またこの酸化膜、上記ＣＶＤ絶縁層
の形成は、当該分野で公知の方法・条件等により行われ
る。またさらに下部導電膜パターン層、上部導電膜パタ
ーン層は、当該分野で公知の材質および方法・条件を用
いて形成される。

（ポ）作用 この発明によれば、下部導電膜パターン層の形成により
凹凸が発生した基板表面上に、厚膜タイプの５ＯＧｉを
堆積し次いでこのＳＯＧ堆積層を一様にエッチバックし
て、上記表面上の凹部へ該堆積層を残存させることによ
り、上記凹凸を有する基板表面がおおよその平坦度を存
する表面とされ、次いで該表面上にＣＶＤ絶縁膜層を形
成した後、薄膜タイプのＳ００層を所定の層厚に堆積し
、これを−様にエッチバックすることにより、さらに平
滑化された表面を有する半導体基板が得られることとな
る。

以下実施例によｐこの発明の詳細な説明するが、これに
よりこの発明は限定されるものではない。

（へ）実施例 実施例１ 第１図はこの発明の方法により製造された一例の半導体
装置の積層状態の断面構造を示す要部断面概略図である
。

該図の半導体装置は以下に述べる工程により製造される
ものである。

まず、半導体基板（図示しない）全面に絶縁層１か形成
され、該絶縁層１上に下部導電膜パターン層２（ＡＩ−
Ｓ　ｉ　　０．９７＜ｍ）が選択的に形成される。

この状態下では半導体基板表面に凹凸が発生している。

次いで上記絶縁層ＬＬに全面に絶縁８３　ＣＰ−ＳｉＯ
０，３μｍ）が堆積され後、該絶縁層３上に、アルキル
基（Ｉｔ）を含有したアルキルシラノール化合物（一般
式：　［Ｒ−８ｉ（ＯＩＩ）−］。で表される乙の）か
らなる厚膜タイプのもの（ここで用いたしのはＲが具体
的にメチル基であり、これは０ＣＤ−タイプ７（東京応
化工業株式会社製）の名称で人手可能である）により、
スピンオングラス（ＳＯＧ）層４が約０．５μｍ塗布、
焼成され、続いて同程度の該ＳＯＧ層厚分が反応性イオ
ンエツチング（［１ＩＥ）の手法により、ｃ　ｉ−ｒ、
ガスにてエッヂバックされる。

さらにその上に、ＣＶＤ絶縁層（Ｐｓｃ　　ｏ。３μｍ
）　５が堆積された後、通常のシラノール化合物（一般
式：　［Ｓ　ｉ（ＯＨ）＊］−で表されるしの）からな
る薄膜タイプの乙の（ここではＯＣＩ）−タイプ２（東
京応化工業株式会社製）の名で人手可能のらのを使用）
により、８０６層６が重ね塗りにて約０．２５μ巾の層
厚に塗布、焼成され、続いてＲＩＥにてＣＩＩ　、ガス
で塗布層厚の１１０層程度エッチバック（すなわち完全
に５ＯＧＪｅ６を除去）された後、その上にＣＶＤ絶縁
層（Ｐ　Ｓ　Ｇ　　Ｏ，ｈｍ）７が堆積される。

さらに上記のごとく形成された層間絶縁層３５．６．７
を選択的に除去してスルーホール！１および上部導電膜
パターン層８（Δｉｓ　ｉ　　約１．１μｍ）が選択的
に形成され、これにより下部導電膜パターン層２と上部
導電膜パターン層８との電気的接続が図られる。

実施例２ 半導体基板上に設けられる下部導？Ｉ！模パターン層の
パターンが、厚膜タイプ（［Ｒ−Ｓ　ｉ（ＯＨ）ｙ］、
、）及び薄膜タイプ（［Ｓ　ｉ（ＯＨ）４］。）の各Ｓ
Ｏａ堆積層の層ｊ７に及ぼず影響について検討した。こ
の場合、層厚の測定は第２図において※部の６０６層に
ついて行い、上記パターンにおいてそのライン幅（ロ）
を一定にしてスペース幅（ハ）を変化させたときの結果
を第３図に、またスペース幅を一定にしてライン幅を変
化させたときの結果を第４図に示した。なお第２図にお
いて、※部の凹部段差（イ）は約１．、ｈｉであり、さ
らに同図に付した番号は、第１図におけるものと対応す
るものである。

上記第３図及び第４図の結果から、下部導電膜パターン
層バクーンの凹部段差（イ）が約１．０μｍのところで
、半導体基板上凹部に溜まる５ｏｃｚの最大の厚みは、
１層目の厚膜タイプのもので約０．７μｍ、２層目の薄
層タイプのもので約０．２６μｍとなり、従来みられた
第６図のごときクラックが発生ずる危険性は、全くなく
なることがわかる。

従って上記方法のごとく、厚膜タイプと薄膜タイプとの
両方の６０６層を組合せることにより、クラックの発生
を防止して、平坦化が図れることとなる。

（ト）発明の効采 この発明によれば、下部導電膜パターン層と上部導電膜
パターン層との間の層間絶縁層の形成に、厚膜タイプの
５ＯＧｆｆｌ、薄膜タイプの６０６層及びＣＶＤ絶縁層
を組合せて用いることにより、ＳＯＧのエッヂバックの
際の加工精度が良好になり、また基板上に生じた凹凸の
平坦、平滑化が達成でき、さらに該層間絶縁層にクラッ
クが発生ずる危険性がなくなるので、密度及び集積度の
高い半導体装置を信頼性高く製造することができる。

【図面の簡単な説明】

第１図はこの発明の方法による半導体装置の要部断面概
略図、第２図はこの発明の方法により製造される半導体
装置について、その５ＯＧｆｆｉの厚さの測定部位を示
ず要部断面概略図、第３図は下部導電膜パターン層パタ
ーンにおいて、ライン幅を一定にしたときの、該パター
ンのスペース幅と８０６層の層厚との関係を示すグラフ
図、第４図は下部導電膜パターン層パターンにおいて、
スペース幅を一定にしたときの、該パターンのライン幅
と５ＯＧｉの層厚との関係を示すグラフ図、第５図、第
６図及び第７図は、それぞれ従来の半導体装置の製造方
法における問題点を説明するための半導体装置の要部断
面概略図である。 １．３・・・・・・絶縁層、 ２・・・・・・下部導電膜パターン層、４・・・・・厚
膜タイプの８０６層、 ５．７・・・・・・ＣＶＤ絶縁層、 ６・・・・・・薄膜タイプの８０６層、８・・・・・・
」二部導７！模パターン層、９・・・・・・クラック、 １０・・・・・・断線、　　　　　＋１・・・・・・ス
ルーポール。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に、絶縁層を介して下部導電膜パター
   ン層、層間絶縁層および上部導電膜パターン層がこの順
   に設けられる半導体装置の製造方法であって、 上記層間絶縁層の形成が、 （ａ）上記導電膜パターン層により凹凸が発生している
   半導体基板上に、一般式：［Ｒ−Ｓｉ（ＯＨ）＿３］＿
   ｎ（但し、Ｒはアルキル基を示す）で表されるアルキル
   シラノール化合物からなる第１のスピンオングラス層を
   堆積し、ついでこの堆積層をエッチング除去することに
   より、上記基板上の凹部に第１スピンオングラス層を残
   存形成する工程、 （ｂ）第１スピンオングラス層が残存形成された上記基
   板上に、ＣＶＤ法により絶縁層を形成する工程、 （ｃ）上記ＣＶＤ絶縁層上に、一般式：［Ｓｉ（ＯＨ）
   ＿４］＿ｎで表されるシラノール化合物からなる第２の
   スピンオングラス層を堆積し、ついでこの堆積層をエッ
   チング除去することにより、前記下部導電膜パターン層
   に起因するＣＶＤ絶縁層上の凹部に第２スピンオングラ
   ス層を残存形成する工程、 からなることを特徴とする半導体装置の製造方法。