JPH0464222A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0464222A JPH0464222A JP17900490A JP17900490A JPH0464222A JP H0464222 A JPH0464222 A JP H0464222A JP 17900490 A JP17900490 A JP 17900490A JP 17900490 A JP17900490 A JP 17900490A JP H0464222 A JPH0464222 A JP H0464222A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
半導体装置の製造方法に関し、
絶縁膜に形成されたコンタクトホール内の拡散層を有す
る基板とコンタクトを取る配線層をほとんど膜質劣化が
生じないように形成することができる半導体装置の製造
方法を提供することを目的とし、 下地の膜上にコンタクトホールを有する絶縁膜を形成す
る工程と、３００°Ｃ未満でのスパッタ法により該コン
タクトホール内の該下地の膜とコンタクトを取るように
、かつ１亥コンタクトホールから該絶縁膜表面に延在す
るように第１の金属膜を形成する工程と、３００°Ｃ以
上でのスパッタ法により該第１の金属膜を覆うように該
第１の金属膜膜厚よりも厚膜な第２の金属膜を形成する
工程とを含むように構成する。
る基板とコンタクトを取る配線層をほとんど膜質劣化が
生じないように形成することができる半導体装置の製造
方法を提供することを目的とし、 下地の膜上にコンタクトホールを有する絶縁膜を形成す
る工程と、３００°Ｃ未満でのスパッタ法により該コン
タクトホール内の該下地の膜とコンタクトを取るように
、かつ１亥コンタクトホールから該絶縁膜表面に延在す
るように第１の金属膜を形成する工程と、３００°Ｃ以
上でのスパッタ法により該第１の金属膜を覆うように該
第１の金属膜膜厚よりも厚膜な第２の金属膜を形成する
工程とを含むように構成する。
［産業上の利用分野］
本発明は、半導体装置の製造方法に係り、絶縁膜に形成
されたコンタクトホール内の拡散層を有するシリコン基
板とコンタクトを取るようにＡｆ等の配線層を形成する
半導体装置の製造方法に適用することができ、特に、コ
ンタクトホール内の拡散層を有するシリコン基板とコン
タクトを取る配線層を安定に形成することができる半導
体装置の製造方法に関する。
されたコンタクトホール内の拡散層を有するシリコン基
板とコンタクトを取るようにＡｆ等の配線層を形成する
半導体装置の製造方法に適用することができ、特に、コ
ンタクトホール内の拡散層を有するシリコン基板とコン
タクトを取る配線層を安定に形成することができる半導
体装置の製造方法に関する。
近年、半導体素子の微細化が進み、特に水平方向に比べ
て垂直方向の微細化が遅れた関係で従来にも増して半導
体表面の凸凹が激しくなってきており、アスペクト比が
１を超えている。このため、このような微細化に伴って
生ずるストレスマイグレーションやエレクトロマイグレ
ーション問題ヲ解決することと、微細なコンタクトホー
ルでの低抵抗コンタクトを確保することが要求されてい
る。
て垂直方向の微細化が遅れた関係で従来にも増して半導
体表面の凸凹が激しくなってきており、アスペクト比が
１を超えている。このため、このような微細化に伴って
生ずるストレスマイグレーションやエレクトロマイグレ
ーション問題ヲ解決することと、微細なコンタクトホー
ルでの低抵抗コンタクトを確保することが要求されてい
る。
従来、コンタクトホール内の拡散層を有するシリコン基
板とコンタクトを取るための配線層を形成する方法とし
ては、比較的低温（２５０〜２６０℃程度）でのスパフ
タリング（材料としてはＡｆＳｉ、ＡＪ合金系等）が行
われていたが、素子微細化に伴いコンタクトホール幅が
小さくなってくると、このような低温スパッタ法ではコ
ンタクトホール部に対して十分な膜厚で配線層を形成す
ることができず、カバレッジが悪くなるという問題があ
った。この配線層のカバレッジ改善のために、近時、高
温スパッタ法（３００℃程度以上）で行えば良いことが
知られており低温スパッタ法から変わりつつある。しか
しながら、高温にすることによって弊害も生じてきてお
り、例えば、ＰＳＧ、５ｉＣｈ等のＣＶＤ膜中に取り込
まれた、あるいはシリコンオングラス（Ｓ ＯＧ）に含
まれたガスによって配線層を構成するＡ１等のメタル膜
質を著しく劣化させてしまうという問題があった。
板とコンタクトを取るための配線層を形成する方法とし
ては、比較的低温（２５０〜２６０℃程度）でのスパフ
タリング（材料としてはＡｆＳｉ、ＡＪ合金系等）が行
われていたが、素子微細化に伴いコンタクトホール幅が
小さくなってくると、このような低温スパッタ法ではコ
ンタクトホール部に対して十分な膜厚で配線層を形成す
ることができず、カバレッジが悪くなるという問題があ
った。この配線層のカバレッジ改善のために、近時、高
温スパッタ法（３００℃程度以上）で行えば良いことが
知られており低温スパッタ法から変わりつつある。しか
しながら、高温にすることによって弊害も生じてきてお
り、例えば、ＰＳＧ、５ｉＣｈ等のＣＶＤ膜中に取り込
まれた、あるいはシリコンオングラス（Ｓ ＯＧ）に含
まれたガスによって配線層を構成するＡ１等のメタル膜
質を著しく劣化させてしまうという問題があった。
このため、コンタクトホール内のシリコン基板とコンタ
クトを取るＡ１等の配線層を膜質劣化させることなく形
成することができる半導体装置の製造方法が要求されて
いる。
クトを取るＡ１等の配線層を膜質劣化させることなく形
成することができる半導体装置の製造方法が要求されて
いる。
第３図（ａ）、（ｂ）は従来の半導体装置の製造方法を
説明する図である。第３図において、３１は例えばＳｉ
からなる基板、３２は基板３１に形成されたソース／ド
レイン等の拡散層、３３ａは例えばＰＳＧからなる絶縁
膜、３３ｂは例えばＳＯＧからなる絶縁膜、３３ｃは例
えばＰＳＧからなる絶縁膜、３４は絶縁膜３３ａ、３３
ｂ、３３ｃに形成されたコンタクトホール、３５は例え
ば／ｌからなる配線層である。
説明する図である。第３図において、３１は例えばＳｉ
からなる基板、３２は基板３１に形成されたソース／ド
レイン等の拡散層、３３ａは例えばＰＳＧからなる絶縁
膜、３３ｂは例えばＳＯＧからなる絶縁膜、３３ｃは例
えばＰＳＧからなる絶縁膜、３４は絶縁膜３３ａ、３３
ｂ、３３ｃに形成されたコンタクトホール、３５は例え
ば／ｌからなる配線層である。
次に、その製造方法について説明する。
まず、第３図（ａ）に示すように、例えばイオン注入に
より基板３１に拡散層３２を形成し、例えばＣＶＤ法に
より基板３１上にＰＳＧを堆積して絶縁膜３３ａを形成
し、絶縁膜３３ａ上にＳＯＧを塗布して絶縁膜３３ｂを
形成した後、例えばＣＶＤ法により絶縁膜３３ｂ上にＰ
ＳＧを堆積して絶縁膜３３ｃを形成する。次いで、例え
ばＲＩＥにより絶縁膜３３Ｃ１３３ｂ、３３ａを選択的
にエツチングしてコンタクトホール３４を形成するとと
もに、コンタクトホール３４内に拡散層３２を有する基
板３１を露出させる。
より基板３１に拡散層３２を形成し、例えばＣＶＤ法に
より基板３１上にＰＳＧを堆積して絶縁膜３３ａを形成
し、絶縁膜３３ａ上にＳＯＧを塗布して絶縁膜３３ｂを
形成した後、例えばＣＶＤ法により絶縁膜３３ｂ上にＰ
ＳＧを堆積して絶縁膜３３ｃを形成する。次いで、例え
ばＲＩＥにより絶縁膜３３Ｃ１３３ｂ、３３ａを選択的
にエツチングしてコンタクトホール３４を形成するとと
もに、コンタクトホール３４内に拡散層３２を有する基
板３１を露出させる。
次に、第３図（ｂ）に示すように、高温スパッタ法によ
りコンタクトホール３４内の拡散層３２を有する基板３
１とコンタクトを取るようにＡＩ！、を堆積して配線層
３５を形成する。
りコンタクトホール３４内の拡散層３２を有する基板３
１とコンタクトを取るようにＡＩ！、を堆積して配線層
３５を形成する。
そして、例えばＲＩＥにより配線層３５をバターニング
することにより、配線層３５が拡散層３２を有する基板
３１とコンタクトされた配線構造を得ることができる。
することにより、配線層３５が拡散層３２を有する基板
３１とコンタクトされた配線構造を得ることができる。
上記した従来の半導体装置の製造方法は、配線層３５の
形成を高温スパッタ法で行っているため、温度が５００
°Ｃ程度の低温スパッタ法により形成する場合よりも配
線層３５をコンタクトホール３４内にカバレンジ良く形
成することができ、しかも表面平坦化を実現することが
できるという利点がある。
形成を高温スパッタ法で行っているため、温度が５００
°Ｃ程度の低温スパッタ法により形成する場合よりも配
線層３５をコンタクトホール３４内にカバレンジ良く形
成することができ、しかも表面平坦化を実現することが
できるという利点がある。
〔発明が解決しようとする課題〕
しかしながら、上記した従来の高温スパッタ法により配
線層３５を形成する半導体装置の製造方法にあっては、
貰温でＡＪからなる配線層３５を成膜しているために、
ＰＳＧからなる絶縁膜３３ａ、３３Ｃ中に取り込まれた
ガス、ＳＯＧからなる絶縁膜３３ｂ中に含まれたガス等
が発生し、このガスが配線層３５成膜の際配線層３５中
に取り込まれて配線層３５の膜質を著しく劣化させてし
まうという問題があった。
線層３５を形成する半導体装置の製造方法にあっては、
貰温でＡＪからなる配線層３５を成膜しているために、
ＰＳＧからなる絶縁膜３３ａ、３３Ｃ中に取り込まれた
ガス、ＳＯＧからなる絶縁膜３３ｂ中に含まれたガス等
が発生し、このガスが配線層３５成膜の際配線層３５中
に取り込まれて配線層３５の膜質を著しく劣化させてし
まうという問題があった。
そこで本発明は、絶縁膜に形成されたコンタクトホール
内の拡散層を有する基板とコンタクトを取る配線層をほ
とんど膜質劣化が生じないように形成することができる
半導体装置の製造方法を提供することを目的としている
。
内の拡散層を有する基板とコンタクトを取る配線層をほ
とんど膜質劣化が生じないように形成することができる
半導体装置の製造方法を提供することを目的としている
。
本発明による半導体装置の製造方法は上記目的達成のた
め、下地の膜上にコンタクトホールを有する絶縁膜を形
成する工程と、３００℃未満でのスパッタ法により該コ
ンタクトホール内の該下地の膜とコンタクトを取るよう
に、かつ該コンタクトホールから該絶縁膜表面に延在す
るように第１の金属膜を形成する工程と、３００″Ｃ以
上でのスパッタ法により該第１の金属膜を覆うように該
第１の金属膜膜厚よりも厚膜な第２の金属膜を形成する
工程とを含むものである。
め、下地の膜上にコンタクトホールを有する絶縁膜を形
成する工程と、３００℃未満でのスパッタ法により該コ
ンタクトホール内の該下地の膜とコンタクトを取るよう
に、かつ該コンタクトホールから該絶縁膜表面に延在す
るように第１の金属膜を形成する工程と、３００″Ｃ以
上でのスパッタ法により該第１の金属膜を覆うように該
第１の金属膜膜厚よりも厚膜な第２の金属膜を形成する
工程とを含むものである。
本発明では、第１図（ａ）〜（Ｃ）に示すように高温ス
パッタ法を行っても絶縁膜３ａ、３ｂ、３Ｃからの脱ガ
スを抑えるように予め低温スパッタ法により絶縁膜３ａ
、３ｂ、３Ｃを覆って保護するように金属膜５ａを形成
している。このため、高温スパッタ法で金属膜５ｂを形
成する際、絶縁膜３ａ、３ｂ、３Ｃが金属膜５ａで保護
されているため絶縁膜３ａ、３ｂ、３Ｃから脱ガスを発
生させないようにすることができ、金属膜５ｂ内に上記
ガスが取り込まれないようにすることができる。
パッタ法を行っても絶縁膜３ａ、３ｂ、３Ｃからの脱ガ
スを抑えるように予め低温スパッタ法により絶縁膜３ａ
、３ｂ、３Ｃを覆って保護するように金属膜５ａを形成
している。このため、高温スパッタ法で金属膜５ｂを形
成する際、絶縁膜３ａ、３ｂ、３Ｃが金属膜５ａで保護
されているため絶縁膜３ａ、３ｂ、３Ｃから脱ガスを発
生させないようにすることができ、金属膜５ｂ内に上記
ガスが取り込まれないようにすることができる。
以下、本発明を図面に基づいて説明する。
第１図（ａ）、（ｂ）は本発明に係る半導体装置の製造
方法の一実施例を説明する図である。第１図において、
１は例えばＳｉからなる基板、２は基板１に形成された
拡散層、３ａは例えばＰＳＧからなる絶縁膜、３ｂは例
えばＳＯＧからなる絶縁膜、３Ｃは例えばＰＳＧからな
る絶縁膜、４は絶縁膜３ａ、３ｂ、３ｃに形成されたコ
ンタクトホール、５ａ、５ｂは例えばＡ！からなる金属
膜である。
方法の一実施例を説明する図である。第１図において、
１は例えばＳｉからなる基板、２は基板１に形成された
拡散層、３ａは例えばＰＳＧからなる絶縁膜、３ｂは例
えばＳＯＧからなる絶縁膜、３Ｃは例えばＰＳＧからな
る絶縁膜、４は絶縁膜３ａ、３ｂ、３ｃに形成されたコ
ンタクトホール、５ａ、５ｂは例えばＡ！からなる金属
膜である。
次に、その製造方法について説明する。
まず、第１図（ａ）に示すように、例えばイオン注入に
より基板ｌに拡散層２を形成し、例えばＣＶＤ法により
基板ｌ上に５ｉＯｚを堆積して膜厚が例えば１５００人
程度０絶縁膜３ａを形成し、絶縁膜３ａ上にＳＯＧを塗
布して膜厚が例えば１０００人程度０絶縁膜３ｂを形成
した後、例えばＣＶＤ法により絶縁膜３ｂ上にＰＳＧを
堆積して膜厚が絶縁膜３Ｃを形成する。ここでＳＯＧを
塗布して縁膜２ｂを形成しているのは、多層配線等によ
ってできた基板表面の段差がひどくなると、この上に更
に配線層を形成する際に、段差での配線層切れの問題が
でてくるのを防止するために、即ち段差を緩和するため
に形成している。次いで、例えばＲＩＥにより絶縁膜３
Ｃ１３ｂ、３ａを選択的にエツチングしてコンタクトホ
ール４を形成するとともに、コンタクトホール４内に拡
散層２を有する基板ｌを露出させる。
より基板ｌに拡散層２を形成し、例えばＣＶＤ法により
基板ｌ上に５ｉＯｚを堆積して膜厚が例えば１５００人
程度０絶縁膜３ａを形成し、絶縁膜３ａ上にＳＯＧを塗
布して膜厚が例えば１０００人程度０絶縁膜３ｂを形成
した後、例えばＣＶＤ法により絶縁膜３ｂ上にＰＳＧを
堆積して膜厚が絶縁膜３Ｃを形成する。ここでＳＯＧを
塗布して縁膜２ｂを形成しているのは、多層配線等によ
ってできた基板表面の段差がひどくなると、この上に更
に配線層を形成する際に、段差での配線層切れの問題が
でてくるのを防止するために、即ち段差を緩和するため
に形成している。次いで、例えばＲＩＥにより絶縁膜３
Ｃ１３ｂ、３ａを選択的にエツチングしてコンタクトホ
ール４を形成するとともに、コンタクトホール４内に拡
散層２を有する基板ｌを露出させる。
次に、第１図（ｂ）に示すように、例えば２５０℃程度
（室温でもよい）の低温スパッタ法によりコンタクトホ
ール４内の拡散層２を有する基板１とコンタクトを取る
ようにＡＩ！を堆積して膜厚が例えば６００人の金属膜
５ａを形成する。
（室温でもよい）の低温スパッタ法によりコンタクトホ
ール４内の拡散層２を有する基板１とコンタクトを取る
ようにＡＩ！を堆積して膜厚が例えば６００人の金属膜
５ａを形成する。
次に、第１図（ｃ）に示すように、温度が例えば５１５
℃の高温スパッタ法により金属膜５ａを覆うようにＡＡ
を堆積して膜厚が例えば０．５〜０．７μｍの金属膜５
ｂを形成する。
℃の高温スパッタ法により金属膜５ａを覆うようにＡＡ
を堆積して膜厚が例えば０．５〜０．７μｍの金属膜５
ｂを形成する。
そして、例えばＲＩＥにより金属膜５ａ、５ｂをバター
ニングして配線層を形成することにより、配線層が拡散
層２を有する基Ｆｉ、１とコンタクトされた配線構造を
得ることができる。
ニングして配線層を形成することにより、配線層が拡散
層２を有する基Ｆｉ、１とコンタクトされた配線構造を
得ることができる。
すなわち、上記実施例では、低温スパッタ法によりコン
タクトホール４内の拡散層２を有する基Ｆｉｌとコンタ
クトを取るように、かつ絶縁膜３ａ、３ｂ、３ｃを覆う
ようにシャドウリングが起こらない程度の薄い膜厚で金
属膜５ａを予め形成した後、高温スパッタ法により金属
膜５ａを覆うように金属膜５ａの膜厚よりも厚膜な金属
膜５ｂを形成するようにしている。このように、高温ス
バ・７り法を行っても絶縁膜３ａ、３ｂ、３Ｃからの脱
ガスを抑えるように予め低温スパッタ法により絶縁膜３
ａ、３ｂ、３ｃを覆って保護するうように金属膜５ａを
形成している。このため、高温スパッタ法で金属膜５ｂ
を形成する際、絶縁膜３ａ、３ｂ、３Ｃが金属膜５ａで
保護されているため絶縁膜３ａ、３ｂ、３ｃから脱ガス
を発生させないようにすることができ、金属膜５ｂ内に
上記ガスが取り込まれないようにすることができる。ま
た、金属膜５ａを覆うように金属膜５ｂを高温スパッタ
法で形成しているため、カハレソジ良く、しかも表面平
坦化を実現することができる。したがって、絶縁膜３ａ
、３ｂ、３Ｃに形成されたコンタクトホール内の拡散層
２を有する基板１とコンタクトを取る金属膜５ａ、５ｂ
からなる配線層をほとんど膜質劣化が生じないように形
成することができ、しかも力ハレソジ良く表面平坦化を
実現することができる。
タクトホール４内の拡散層２を有する基Ｆｉｌとコンタ
クトを取るように、かつ絶縁膜３ａ、３ｂ、３ｃを覆う
ようにシャドウリングが起こらない程度の薄い膜厚で金
属膜５ａを予め形成した後、高温スパッタ法により金属
膜５ａを覆うように金属膜５ａの膜厚よりも厚膜な金属
膜５ｂを形成するようにしている。このように、高温ス
バ・７り法を行っても絶縁膜３ａ、３ｂ、３Ｃからの脱
ガスを抑えるように予め低温スパッタ法により絶縁膜３
ａ、３ｂ、３ｃを覆って保護するうように金属膜５ａを
形成している。このため、高温スパッタ法で金属膜５ｂ
を形成する際、絶縁膜３ａ、３ｂ、３Ｃが金属膜５ａで
保護されているため絶縁膜３ａ、３ｂ、３ｃから脱ガス
を発生させないようにすることができ、金属膜５ｂ内に
上記ガスが取り込まれないようにすることができる。ま
た、金属膜５ａを覆うように金属膜５ｂを高温スパッタ
法で形成しているため、カハレソジ良く、しかも表面平
坦化を実現することができる。したがって、絶縁膜３ａ
、３ｂ、３Ｃに形成されたコンタクトホール内の拡散層
２を有する基板１とコンタクトを取る金属膜５ａ、５ｂ
からなる配線層をほとんど膜質劣化が生じないように形
成することができ、しかも力ハレソジ良く表面平坦化を
実現することができる。
なお、上記実施例では、金属膜５ａを拡散層２を有する
基板１と直接コンタクトするように形成する場合につい
て説明したが、本発明はこれに限定されるものではなく
、第２図に示すように、金属膜５ａと拡散層２を有する
基板１間にＴｉＮ等からなるバリアメタル層１１を形成
する場合であってもよく、この場合、金属膜５ａのＡｌ
と基板工のＳｉとの反応を防止することができ好ましい
。
基板１と直接コンタクトするように形成する場合につい
て説明したが、本発明はこれに限定されるものではなく
、第２図に示すように、金属膜５ａと拡散層２を有する
基板１間にＴｉＮ等からなるバリアメタル層１１を形成
する場合であってもよく、この場合、金属膜５ａのＡｌ
と基板工のＳｉとの反応を防止することができ好ましい
。
本発明によれば、絶縁膜に形成されたコンタクトホール
内の拡散層を有する基板とコンタクトを取る配線層をほ
とんど膜質劣化が生しないように形成することができる
という効果がある。
内の拡散層を有する基板とコンタクトを取る配線層をほ
とんど膜質劣化が生しないように形成することができる
という効果がある。
（ａ）
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は他の実施例の製造方法を説明する図、第３図は
従来例の製造方法を説明する図である。 １・・・・・・基板、 ２・・・・・・拡散層、 ３ａ、３ｂ、３Ｃ・・−・・・絶縁膜、４・・・−・−
コンタクトホール、 ５ａ、５ｂ・・・・・・金属膜、 １１・・・・・・バリアメタル層。 第１図 他の実施例の製造方法を説明する図 第２図 第 図
の製造方法を説明する図、 第２図は他の実施例の製造方法を説明する図、第３図は
従来例の製造方法を説明する図である。 １・・・・・・基板、 ２・・・・・・拡散層、 ３ａ、３ｂ、３Ｃ・・−・・・絶縁膜、４・・・−・−
コンタクトホール、 ５ａ、５ｂ・・・・・・金属膜、 １１・・・・・・バリアメタル層。 第１図 他の実施例の製造方法を説明する図 第２図 第 図
Claims (2)
- （１）下地の膜（１）上にコンタクトホール（４）を有
する絶縁膜（３ａ、３ｂ、３ｃ）を形成する工程と、 ３００℃未満でのスパッタ法により該コンタクトホール
（４）内の該下地の膜（１）とコンタクトを取るように
、かつ該コンタクトホール（４）から該絶縁膜（３ａ、
３ｂ、３ｃ）表面に延在するように第１の金属膜（５ａ
）を形成する工程と、 ３００℃以上での高温スパッタ法により該第１の金属膜
（５ａ）を覆うように該第１の金属膜（５ａ）膜厚より
も厚膜な第２の金属膜（５ｂ）を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - （２）前記下地の膜（１）と前記第１の金属膜（５ａ）
間にバリアメタル層（１１）を形成することを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17900490A JPH0464222A (ja) | 1990-07-04 | 1990-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17900490A JPH0464222A (ja) | 1990-07-04 | 1990-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0464222A true JPH0464222A (ja) | 1992-02-28 |
Family
ID=16058434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17900490A Pending JPH0464222A (ja) | 1990-07-04 | 1990-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0464222A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998026450A1 (fr) * | 1996-12-12 | 1998-06-18 | Asahi Kasei Kogyo Kabushiki Kaisha | Procede de fabrication de semiconducteur |
| US6107182A (en) * | 1997-10-02 | 2000-08-22 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same |
| US6429493B1 (en) | 1998-10-20 | 2002-08-06 | Seiko Epson Corporation | Semiconductor device and method for manufacturing semiconductor device |
-
1990
- 1990-07-04 JP JP17900490A patent/JPH0464222A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998026450A1 (fr) * | 1996-12-12 | 1998-06-18 | Asahi Kasei Kogyo Kabushiki Kaisha | Procede de fabrication de semiconducteur |
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| CN1121711C (zh) * | 1996-12-12 | 2003-09-17 | 旭化成株式会社 | 半导体装置的制造方法 |
| US6107182A (en) * | 1997-10-02 | 2000-08-22 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same |
| KR100377672B1 (ko) * | 1997-10-02 | 2003-06-19 | 세이코 엡슨 가부시키가이샤 | 반도체장치및그제조방법 |
| US6614119B1 (en) | 1997-10-02 | 2003-09-02 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same |
| US6429493B1 (en) | 1998-10-20 | 2002-08-06 | Seiko Epson Corporation | Semiconductor device and method for manufacturing semiconductor device |
| US6511910B2 (en) | 1998-10-20 | 2003-01-28 | Seiko Epson Corporation | Method for manufacturing semiconductor devices |
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