KR100377672B1 - 반도체장치및그제조방법 - Google Patents

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준이치 다케우치
나오히로 모리야
가즈키 마츠모토
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은, 비어홀 내의 도전 물질로서 알루미늄 또는 알루미늄 합금을 사용하여, 보이드 나 단선 등의 발생 없이, 스텝 커버리지(step coverage)가 우수한 콘텍트(contack) 구조를 갖는다.
반도체 장치의 제조 방법은 제 2 층 이상의 배선 영역의 적어도 1 층은, 이하의 공정(a) 내지 (f)을 포함한다.
(a) 기판의 위에 형성된 제 2 층간 절연막에 비어홀을 형성하는 공정, (b) 감압 하에서 300 내지 550℃의 기판 온도로 열처리하는 것에 의해, 상기 층간 절연막에 포함되는 가스화 성분을 제거하는 탈가스 공정, (c) 상기 층간 절연막 및 비어홀의 표면에 웨팅층을 형성하는 공정, (d) 기판 온도를 100℃ 이하로 냉각하는 공정, (e) 상기 웨팅층 위에 200℃ 이하의 온도로 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 1의 알루미늄 막을 형성하는 공정, (f) 상기 제 1의 알루미늄 막의 위에 300℃ 이상의 온도로 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 2 알루미늄 막을 형성하는 공정.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 미세화가 가능하며 또한 알루미늄을 사용한 콘택트 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
(종래의 기술)
LSI등 반도체 장치에 있어서는, 소자의 미세화, 고밀도화 및 다층화에 따라 종횡비가 큰 접속용 스루홀 즉, 콘텍트홀 및 비어홀(via hole)이 필요하게 되어 있다. 이와 같은 접속용 스루홀로의 배선 재료의 매립은 어려우며, 근래 중요한 기술적 과제로 되어 있다. 그런데, 배선 재료로서 유용한 알루미늄 또는 알루미늄 합금에 의해 접속용 스루홀 내를 매립하는 것이 시도되고 있다.
이러한 기술로서, 예를들어, 일본 특개소 64-76736호 공보에 개시된 기술이 있다. 상기 공보에 개시된 기술에 있어선 우선 150℃ 이하의 온도에서 알루미늄 또는 알루미늄 합금을 퇴적시키며, 이어서 알루미늄 또는 알루미늄 합금을 바이어스 스퍼터에 의해서 퇴적시켜 2 스텝으로 알루미늄 막을 접속용 스루홀에 매립하는 제조 방법에 개시되어 있다.
이 기술에 의하면, 알루미늄 막을 비교적 균일하게 퇴적시킬 수 있고, 커버리지성이 상당히 개선되지만 보이드 등의 발생으로 접속용 스루홀 내의 도전부에서 단선부가 발생하는 문제에 대해선 충분히 개선되었다고 말할 수 없다.
본 발명의 목적은, 접속용 스루홀 특히, 비어홀 내의 도전 물질로서 알루미늄 또는 알루미늄 합금을 사용하며, 보이드(void)나 단선 등의 발생이 없고 스텝 커버리지(step coverage)가 우수한 콘택트 구조를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은, 소자를 포함하는 반도체 기판 및 다층의 배선 영역을 갖는 반도체 장치의 제조 방법에 있어서, 제 2 층 이상의 배선 영역의 적어도 한 층은, 이하의 공정(a) 내지 (f)를 포함한다.
(a) 기판의 위에 형성된 층간 절연막에 비어홀을 형성하는 공정,
(b) 감압 하에서, 300∼550℃의 기판 온도로 열처리하는 것에 의해, 상기 층간 절연막에 포함되는 가스화 성분을 제거하는 탈가스 공정,
(c) 상기 층간 절연막 및 비어홀의 표면에 웨팅층을 형성하는 공정,
(d) 기판 온도를 100℃ 이하로 냉각하는 공정,
(e) 상기 웨팅층 위에 200℃ 이하의 온도로 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 1 의 알루미늄막을 형성하는 공정,
(f) 상기 제 1의 알루미늄 막의 위에 300℃ 이상의 온도로 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 2 알루미늄 막을 형성하는 공정.
이 반도체 장치의 제조 방법에 있어서의 특징의 하나는, 공정(b)에서 특정 조건하에서 상기 층간 절연막에 포함되는 가스화 성분을 제거하는 공정(탈가스 공정)을 포함하는데 있다. 이 탈가스 공정을 거치는 것에 의해, 후의 공정, 예컨대, 300℃ 이상의 고온 조건하에서 행해지는 제 2 알루미늄 막의 형성 공정 등에 있어서, 층간 절연막에 포함되는 물, 질소, 수소 또는 산소 등의 가스 발생을 억제할 수 있다. 여기에서, 층간 절연막은 특히 한정되는 것은 아니지만 예를들면, 실란화합물로서 테트라에톡시실란(TEOS)을 사용한 화학 기상 성장(CVD)막, TEOS의 CVD막, SOG막 및 TEOS의 CVD막을 적층한 다층막, 실리콘 화합물과 과산화 수소의 중축합 반응에 의해 얻어지는 실리콘 산화막 등을 예시할 수 있다.
본원 발명자에 의하면, 이와 같은 층간 절연막에서 발생하는 가스는 웨팅층에 흡수되며 또는 비어홀 내의 알루미늄 막에는 흡수되지 않는다는 것이 확인되고 있다. 따라서, 공정(b)에 의해, 층간 절연막에 포함되는 가스화 성분을 알루미늄막의 성막 전에 미리 제거하는 것에 의해, 이와 같은 가스가 웨팅층과 제 1 알루미늄 막과의 사이에 존재하는 것에 의한, 웨팅층의 젖음성의 저하나 보이드의 발생을 확실하게 억제할 수 있다. 그 결과, 비어홀 내에 커버리지가 양호하고 저저항의 알루미늄 막으로 이루어지는 콘택부를 형성할 수 있다.
여기에서, 「가스화 성분」이란, 예를 들어, 감압 하에서 기판 온도가 300℃ 이상인 때, 퇴적층 즉, 층간 절연막 또는 웨팅층에서 발생하는 물, 수소, 산소 또는 질소 등의 가스 성분을 말한다. 또한, 「감압하」는 바람직하게는 2.6Pa 이하, 더욱 바람직하게는 1.3Pa 이하의 기압을 말한다.
또한, 본 발명에 있어서는, 상기 공정(d)에 있어서 기판 온도를 100℃ 이하 바람직하게는 상온 내지 50℃으로 냉각한다. 이 공정(d)에서 기판 온도를 냉각함으로써 제 1 알루미늄 막을 성막하기 전에 기판 온도를 충분히 내릴 수 있다. 상기 공정(b)의 탈가스 공정에서 기판 온도를 300℃ 이상의 고온으로 하기 때문에 이 공정(d)에서 기판 온도를 확실하게 저하시킴으로써, 이후의 공정(e)에서의 온도 조절을 확실하게 행할 수 있다. 또한, 이 공정을 거침으로써, 제 1 알루미늄 막을 성막할 때 층간 절연막 및 웨팅층, 또한 웨이퍼 전면에서 방출되는 가스량을 적극 적게 할 수 있다. 그 결과, 웨팅층과 제 1 알루미늄 막과의 계면에 흡착하는 커버리지성 이나 밀착성에 유해한 가스의 영향을 방지할 수 있다.
그리고, 상기 공정(e)에 있어서, 상기 웨팅층 위에, 200℃이하, 바람직하게는 30 내지 100℃의 온도로 제 1 알루미늄 막을 형성함으로써 상기 층간 절연막 및 웨팅층에 포함되는 성분을 가스화시키는 것은 억제할 수 있고, 웨팅층에서 외부로 발생하는 가스에 의한 웨팅층의 젖음성의 저하를 방지할 수 있다. 그 결과, 제 1알루미늄 막을 웨팅층에 대하여 양호하게 밀착시킬 수 있으며, 스텝 커버리지가 좋은 성막이 가능하다.
그리고, 제 1 알루미늄 막이 있는 것에 의해, 기판의 온도가 올라가도 제 1 알루미늄 막보다 하층의 층간 절연막 및 웨팅층으로부터의 가스 발생을 억제할 수 있기 때문에 제 2 알루미늄 막의 성막 공정(f)에 있어서 비교적 높은 온도, 즉, 알루미늄 또는 알루미늄 합금이 유동 확산될 수 있는 정도의 높은 온도, 구체적으로는 300℃ 이상, 바람직하게는 350 내지 450℃에서 제 2 알루미늄 막을 형성할 수 있다.
이와 같이 공정(e)에 있어서 비교적 낮은 온도로 제 1 알루미늄 막을 형성하는 공정, 및 공정(f)에 있어서 비교적 높은 온도로 제 2 알루미늄 막을 형성함으로써, 보이드의 발생이 없는 양호한 스텝 커버리지의 비어홀로의 매립이 가능하게 된다. 또한, 본 발명의 제조 방법은 0.6㎛ 이하의 비어홀에 적용할 수 있다는 것이 확인되고 있다.
상기 공정(e) 및 (f)에 있어서의 알루미늄 막의 성막은, 스퍼터법이 바람직하며, 또한 제 1 알루미늄 막 및 제 2 알루미늄 막은 동일 챔버 내에서 연속적으로 행해지는 것이 바람직하다. 이와 같이 알루미늄 막의 성막을 동일 챔버 내에서 연속적으로 행하는 것에 의해 기판 온도의 제어가 용이함과 동시에, 분위기의 제어 등도 정확하게 할 수 있으며, 제 1 알루미늄 막의 표면에 산화막이 형성되는 등의 불합리함을 회피할 수 있다. 그리고, 기판 온도는, 기판이 놓여지는 스테이지 온도를 제어하는 것에 의해 설정된다.
또한, 상기 공정(d), (e) 및 (f)는 감압 상태가 유지되어 있는 복수의 챔버를 갖는 동일의 장치 내에서 연속적으로 행해지는 것이 바람직하다. 이것에 의해 기판의 이동, 설치의 공정의 감소가 도모되며, 그 결과, 공정의 간편화 및 기판의 오염을 방지할 수 있다.
이상과 같은 제조 방법에 의해 형성된 본 발명에 따른 반도체 장치는, 소자를 포함하는 반도체 기판 및 다층의 배선영역을 갖는 반도체 장치에 있어서,
제 2 층 이상의 배선 영역의 적어도 1층은,
열처리에 의해 가스화 성분이 제거된, 산화 실리콘으로 이루어지는 층간 절연막,
상기 층간 절연막에 형성된 비어홀, 및
상기 층간 절연막 및 상기 비어홀의 표면에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 알루미늄 막을 포함하고,
상기 층간 절연막과 상기 알루미늄 막 사이에, 티탄, 규소 및 산소의 비정질층(amorphous layer)이 존재하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 소자를 포함하는 반도체 기판 및 다층의 배선 영역을 갖는 반도체 장치에 있어서,
제 2 층 이상의 배선 영역의 적어도 1층은,
열처리에 의해 가스화 성분이 제거된, 산화 실리콘으로 이루어지는 층간 절연막.
상기 층간 절연막에 형성된 비어홀, 및
상기 층간 절연막 및 상기 비어홀의 표면에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 알루미늄 막을 포함하고,
상기 층간 절연막과 상기 알루미늄 막 사이에, 티탄, 규소 및 산소의 비정질층과, Al3Ti 및 AlTi 의 혼합 반응층이 존재하는 것을 특징으로 한다.
상기 반도체 장치에 있어서는 열처리에 의해 가스화 성분이 제거된 층간 절연막을 갖는 것을 특징으로 하며, 상술하듯이 양호한 스텝 커버리지의 알루미늄 막으로 이루어지는 콘택트부를 갖는다.
또한, 본 발명에 있어서의 비어홀은, 이방성 건식 에칭에 의해 형성된 것 이외에 등방성의 습식 에칭과 이방성의 건식 에칭을 조합시켜 비어홀의 상단부를 적당하게 테이퍼 형상으로 형성시킨 것이라도 좋다. 예를 들면, 이 타입의 비어홀에서 하부의 이방성의 드라이 에칭에 의해 형성된 부분의 구경이 0.5 내지 0.8㎛로서, 종횡비가 0.5 내지 3의 경우에는, 제 2 알루미늄 막을 300 내지 350℃으로 성막할 수 있기 때문에 고온 사양이 아닌 일반적인 스퍼터 장치를 사용할 수 있기 때문에 실용상 매우 유용하다.
도 1a 내지 도 1c 는 본 발명의 반도체 장치의 제조 방법의 한 예를 공정 순서로 모식적으로 도시하는 단면도.
도 2a 및 도 2b는 도 1c 에 나타내는 공정에 이어서 행해지는 반도체 장치의 제조 방법의 한 예를 공정 순서로 모식적으로 나타내는 단면도.
도 3a는 본 발명에 따른 실시예에 사용되는 스퍼터 장치의 한 예를 모식적으로 나타내는 설명도.
도 3b는 스테이지의 한 예를 나타내는 평면도.
도 4는 도 3a에 나타내는 스퍼터 장치를 사용하여 기판 온도를 제어한 때의 시간과 기판 온도와의 관계를 나타내는 설명도.
도 5는 본 발명에 따른 반도체 장치의 제조 방법에 있어서의 처리 타이밍과 챔버 내의 잔류 가스(물)의 분압의 관계를 나타내는 설명도.
도 6은 본 발명에 따른 반도체 장치의 제조방법에 있어서의 처리 타이밍과 챔버 내의 잔류가스(질소)의 분압의 관계를 나타내는 설명도.
도 7은 제 2 금속 배선층 구조에 있어서의 SIMS의 데이터를 나타내는 설명도.
도 8a는 웨이퍼를 냉각한 후에 알루미늄을 성막한 경우의 웨이퍼 단면의 전자 현미경 사진의 도면.
도 8b는 웨이퍼를 냉각하지 않고 알루미늄을 성막한 경우의 웨이퍼 단면의 전자현미경 사진의 도면.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 실리콘 기판 12 : 필드 절연막
13 : 게이트 산화막 14 : 게이트 전극
15 : 저농도 불순물층 16 : 고농도 불순물층
17 : 측벽 스페이서 18 : 실리콘 산화막
(발명의 양호한 실시예의 설명)
도 1a 내지 도 1c 및 도 2a, 도 2b는, 본 발명에 따른 반도체 장치의 제조방법 및 반도체 장치의 한 실시예를 설명하기 위한 개략 단면도이다. 도 1a 내지 1c는 제 1층 배선영역(L1)을, 도 2a 및 도 2b는 제 2층의 배선영역(L2)을 제조하기위한 공정을 나타낸다.
이하 반도체 장치의 제조 방법의 한 예를 도시한다.
(A) 도 1a에 나타나는 공정에 관하여 설명한다.
(소자의 형성)
우선, 일반적으로 사용되는 방법에 의해서 실리콘 기판(11)에 MOS 소자가 형성된다. 구체적으로는, 예컨대 실리콘 기판(11)상에 선택 산화에 의해 필드 절연막(12)이 형성되며, 액티브 영역에 게이트 산화막(13)이 형성된다. 채널 주입에 의해서 역치 전압을 조정한 후, 모노 실란(SiH4)를 열분해해서 성장시킨 폴리실리콘막 위에 텅스텐 실리사이드가 스퍼터되며 또한 실리콘 산화막(18)을 적층하여 소정 패턴으로 에칭하는 것에 의해 게이트 전극(14)이 형성된다. 이때 필요에 따라서 필드 절연막(12)상에 폴리실리콘막 및 텅스텐 실리사이드막으로 되는 배선층(37)이 형성된다.
이어서, 인을 이온 주입하는 것에 의해 소스 영역 또는 드레인 영역의 저농도 불순물층(15)이 형성된다. 이어서, 게이트 전극(14)의 사이드에 실리콘 산화막으로 되는 측벽 스페이서(17)가 형성된 후, 비소를 이온 주입하고 할로겐 램프를 사용한 어닐링 처리에 의해서 불순물의 활성화를 행하므로써 소스 영역 또는 드레인 영역의 고농도 불순물층(16)이 형성된다.
다음에, 100nm 이하의 기상 성장 실리콘 산화막을 성장시켜, HF 와 NH4F의 혼합 수용액으로 선택적으로 에칭함으로써 소정의 실리콘 기판 영역을 노출시킨다.계속해서, 예컨대 티탄올 30 내지 100nm 정도의 막두께로 스퍼터하고 산소를 50ppm 이하로 제어한 질소 분위기 중에서 650 내지 750℃의 온도로 수 초 내지 60초 정도의 순간 어닐을 행함으로써, 개구한 실리콘 기판 표면에 티탄의 모노실리사이드 층이, 실리콘 산화막(18)위에는 티탄 리치의 TiN층이 형성된다. 이어서 NH4OH와 H2O2의 혼합 수용액 중에 침적하면, 상기 TiN층은 에칭 제거되어서 실리콘 기판 표면에만 티탄의 모노실리사이드 층이 남는다. 또한, 750 내지 850℃의 램프 어닐링을 행하여 상기 모노실리사이드 층은 다이실리사이드화시켜서, 고농도 불순물층(16)의 표면에 자기 정합적으로 티탄 실리사이드 층(19)이 형성된다.
또한, 게이트 전극(14)을 폴리실리콘만으로 형성하여 선택 에칭으로 노출시킨 경우에는 게이트 전극과 소스, 드레인 영역의 양자가 측벽 스페이서로 분리된 티탄실리사이드 구조로 된다.
(B) 다음에, 도 1b 에 나타내는 공정에 관하여 설명한다.
(제 1의 층간 절연막의 형성)
제 1 층간 절연막(I1)으로서, 우선, 테트라에톡시실란(TEOS)과 산소를 플라즈마 반응시키는 것에 의해, 막두께 100 내지 200nm의 실리콘 산화막(20)이 형성된다. 이 실리콘 산화막(20)은 실리사이드 층(19)의 산화나 카스핑도 없이, SiH4에서 성장시킨 막보다 절연성도 높고 불화수소의 수용액에 대한 에칭 속도도 느리며, 치밀한 막으로 된다.
여기에서는, 티탄 실리사이드 층(19)상에 직접 실리콘 산화막(20)을 형성시키지만, 이 때의 성막 온도가 높으면 성막 초기에 산화성 가스와 티탄 실리사이드가 간단하게 반응해서 크랙이나 박리가 발생하기 쉽기 때문에 처리 온도를 바람직하게는 600℃ 이하, 보다 바람직하게는 250 내지 400℃로 행할 것이 요망된다. 그리고, 실리콘 산화막이 티탄 실리사이드 층(19)상에 100nm 정도의 막두께로 상술한 비교적 저온으로 형성된 후는 수증기 이외의 산화 분위기에 노출되는 어닐링이나 기상 산화처리라면 온도를 900℃ 정도까지 올려도 문제가 되지 않는다.
이어서, 제 1 층간 절연막(I1)으로서, 상기 실리콘 산화막(20)상에 SiH4또는 TEOS 등의 실란 화합물과 산소나 오존 등과, 인 및 붕소를 포함하는 가스를 기상 반응시킴으로써 막두께 수백 nm 내지 1㎛ 정도의 BPSG 막(30)이 형성된다. 그후, 질소분위기 중에서 800 내지 900℃의 어닐링을 행하고, 고온 플로우에 의한 평탄화를 행한다. 또한, BPSG막(30)의 고온 플로우를 행하는 대신에 일반적으로 이용되는 화학적 기계적 연마 또는 일반적으로 이용되는 SOG막을 사용하여 평탄화를 행할 수도 있다.
(콘택트홀의 형성)
이어서, CHT3와 CF4를 주 가스로 하는 반응성 이온 엣처로 층간 절연막을 구성하는 BPSG 막(30) 및 실리콘 산화막(20)을 선택적으로 이방성 에칭함으로써 구경이 0.2 내지 0.5㎛의 접속용 스루홀(32)이 형성된다.
(C) 다음으로, 도 1c 에 나타내는 공정에 관하여 설명한다.
(탈 가스 처리)
우선, 본 발명이 특징으로 하는 탈 가스 공정을 포함하는 열처리에 관하여 설명한다.
램프 챔버에서 1×10-4Pa 이하의 베이스 압력, 150 내지 250℃의 온도로 30내지 60초간의 램프 가열(열처리 A)를 실시한다. 이어서, 다른 챔버로 0.1 내지 1.0 Pa의 압력으로 아르곤 가스를 도입하고 300 내지 550℃의 온도로 30 내지 120초간의 열처리(탈 가스 공정; 열처리 B)를 행함으로써, 탈 가스 처리를 행한다.
이 공정에 있어서는, 먼저 열처리 A에 있어서, 주로 웨이퍼의 이면 및 측면을 포함하는 웨이퍼 전체를 가열 처리하는 것에 의해, 웨이퍼에 부착하고 있는 수분 등을 제거할 수 있다.
또한, 열처리 B 에 있어서, 주로 제 1층간 절연막(I1)을 구성하는 BPSG막(30)중의 가스화 성분(산소, 수소, 물, 질소)을 제거할 수 있다. 그 결과, 다음 공정의 배리어층 및 알루니늄 막의 형성 시에 BPSG막으로부터의 가스화 성분의 발생이 방지된다.
본 실시예에 있어서는, 배리어층(33)은 배리어 기능을 갖는 배리어막과 도전막으로 되는 다층막으로 구성된다. 도전막은 고 저항의 배리어막과 실리콘 기판에 형성된 불순물 확산층 즉, 소스 영역 또는 드레인 영역과의 도전성을 높이기 위해 배리어막과 불순물 확산층 사이에 형성된다. 배리어 막으로서는 일반적인 물질, 예컨대 티탄, 코발트 등의 고융점 금속을 바람직하게 사용할 수 있다. 이들의 티탄 및 코발트는 기판을 구성하는 실리콘과 반응하여 실리사이드로 된다.
배리어층, 예를들면, TiN막/Ti막은 수십 원자%의 가스화 성분(산소, 수소, 물, 질소)을 고용한다는 것에서 이것들의 막을 형성하기 전에 층간 절연막(I1)의 BPSG막(30)중의 가스화 성분을 제거하는 것이 콘텍트홀 내에서의 알루미늄 막의 성막을 양호하게 행하는 위에서 매우 유효하다. 배리어층의 하위의 BPSG막 중의 가스화 성분을 충분히 제거해 두지 않으면 배리어층의 형성시의 온도(통상, 300℃ 이상)로 BPSG막 중의 가스화 성분이 방출되며, 이 가스가 배리어층 안에 들어가게된다. 또한, 이 가스가 알루미늄 막의 성막 시에 배리어층에서 이탈해서 배리어층과 알루미늄 막과의 계면으로 나오기 때문에 알루미늄 막의 밀착성이나 유동성에 악영향을 부여한다.
(배리어층의 성막)
스퍼터법으로 배리어층(33)을 구성하는 도전막으로서 티탄막을 20 내지 70nm의 막두께로 형성하고, 이어서 다른 챔버에서 배리어막으로서 TiN 막을 30 내지 150nm의 막두께로 형성한다. 스퍼터의 온도는 막두께에 따라서 200 내지 450℃의 범위로 선택된다.
다음에, 10 내지 100Pa의 압력으로 산소 플라즈마 중에 10 내지 100초간 노출하며, 450 내지 700℃의 질소 또는 수소 분위기 중에서 10 내지 60분간에 걸쳐서 어닐링 처리를 행함으로써 배리어층 중에 산화 티탄을 줄무늬 상으로 형성할 수 있다. 이 처리에 의해서 배리어층의 배리어성을 향상시킬 수 있다는 것을 확인하고 있다.
또한, 이 어닐링 처리는 적어도 수백 ppm 내지 수%의 산소를 포함하는 램프어닐링 노에 있어서의 400 내지 800℃의 열처리에 의해서도 행할 수 있으며 마찬가지로 배리어층의 배리어성을 향상시킬 수 있다.
(알루미늄 막의 성막 전의 열처리)
우선, 웨이퍼의 냉각을 행하기 전에 램프 챔버 내에 있어서 1×10-4Pa 이하의 베이스 압력, 150 내지 250℃의 온도로 30 내지 60초간의 열처리(열처리 C)를 행하며 기판에 부착한 물 등의 물질을 제거한다.
(웨이퍼의 냉각)
알루미늄 막을 성막하기 전에 기판 온도를 100℃ 이하, 바람직하게는 상온 내지 50℃의 온도로 내린다. 이 냉각 공정은 상기 열처리에 의해 상승한 기판 온도를 내리기 위해 중요한 것이다.
이와 같이 웨이퍼의 냉각을 행함으로써, 제 1 알루미늄 막을 성막할 때, BPSG 막(30) 및 배리어층(33), 또한 웨이퍼 전면에서 방출되는 가스량을 최대로 적게 할 수 있다. 그 결과, 웨팅층(33)과 제 1 알루미늄 막(34)과의 계면에 흡착하는 커버리지성이나 밀착성에 유해한 가스의 영향을 방지할 수 있다.
이 냉각 공정은 알루미늄 막을 성막하기 위한 챔버와 동일한 구성의 챔버를 복수 갖는 스퍼터 장치를 겸용해서 행해질 것이 요망된다. 예컨대, 스퍼터 장치 내에 있어서의 냉각기능을 갖는 스테이지 위에 기판을 올려놓고 상기 기판 온도를 소정온도까지 내리는 것이 요망된다. 이하에 이 냉각 공정에 관하여 상술한다.
도 3a는 수냉 기능을 갖는 스테이지를 포함하는 스퍼터 장치의 한 예의 모식도를 도 3b는 스테이지의 일례의 평면도를 도시한다.
이 스퍼터 장치는 동일 구성의 챔버(50)를 복수 구비한 것이다. 챔버(50)내에 전극을 겸하는 타겟(51) 및 스테이지를 겸하는 전극(52)을 가지며, 전극(52)상에는 냉각되는 기판(웨이퍼)(W)이 설치되게 구성되고 있다. 챔버(50)내에는, 챔버내를 진공으로 하기 위한 배기 수단(60) 및 알루미늄을 스퍼터링하는 경우에 가스를 챔버 내에 공급하는 제 1 가스 공급로(53)가 설치되고 있다. 전극(52)은 웨이퍼(W)를 전극(52)상에 얹어 놓을 때, 전극(52)과 웨이퍼(W)와의 사이에 소정의 공간이 생기도록, 구체적으로는 도 3b에 도시된 바와 같이 전극(52)의 윗면의 외주부분을 따라서 돌기상의 지지부(52a)가 설치되고 있다. 또한, 전극(52)에는 제 2 가 스 공급로(54)가 접속되며, 열전도 매체로서의 가스, 예를들면 아르곤가스는, 제 2 가스 공급로(54)에서 전극(52)과 웨이퍼(W) 사이의 공간에 공급된다. 또한 전극(52)은 웨이퍼(W)를 냉각하기 위한 냉각 시스템의 역할도 같이 하고 있다. 전극(52)은, 냉매 공급로(56)에서 공급되는 냉매, 예컨대, 물의 환류로 일정 온도로 조절된다. 전극(52)의 윗면은 예컨대, 도 3b에 도시하듯이 상기 공간에 균일하게 가스를 공급시키기 위해서, 소정의 패턴으로 홈(58)이 형성되며 홈이 교차하는 부분에 제 2 가스 공급로의 분출구(54a)가 설치된다.
상기 스퍼터 장치는 이하와 같이 동작되어 웨이퍼를 냉각한다.
챔버(50)내를 배기 수단(60)에 의해 6×10-6Pa 이하의 진공으로 한 상태에 있어서, 전극(52)의 지지부(52a)상에 웨이퍼(W)를 얹어 놓는다. 전극(52)과웨이퍼(W)간의 열전도 매체로서의 역할을 다하는 가스를 제 2 가스 공급로(54)에서 전극(52)과 웨이퍼(W) 사이의 공간에 도입하고 그 공간의 압력을 600 내지 1000Pa로 유지하고 또한 그 공간에서 챔버 내에 누출한 가스를 배기 수단(60)으로 배기하면서 웨이퍼(W)을 냉각한다.
웨이퍼(W)을 냉각할 때 냉각효율을 유지하기 위해서 전극(52)과 웨이퍼(W) 사이의 공간에 어느 정도의 압력이 필요하다. 즉, 웨이퍼(W)의 냉각효율을 높히기 위해서는 전극(52)과 웨이퍼(W) 사이의 열 콘덕턴스를 향상시킬 필요가 있으며 이 향상을 위해선 전극(52)과 웨이퍼(W) 사이와의 공간의 가스(열전도체)의 압력을 높일 필요가 있다.
웨이퍼의 냉각 방법으로서 진공 챔버에 있어서 챔버 내의 냉각 기구를 갖는 스테이지 상에 웨이퍼을 얹어 놓고서 냉각하는 방법이 고려된다. 이 냉각 공정에 의하면 스테이지와 웨이퍼 사이의 공간에 직접 가스를 공급하는 것이 아닌, 해당 공간의 압력을 챔버 내의 압력에 의존시키기 위해 스테이지와 웨이퍼 사이의 공간의 압력을 높히기 위해선 챔버 내의 압력을 높일 필요가 있다. 그러나 냉각효율을 높이기 위해서 챔버 내의 압력을 높이면 그만큼 챔버 내의 가스분자가 증가하므로 웨이퍼(W)의 윗면이 가스분자에 의해서 오염되기 쉽게되는 사태가 생기며 그것에 의해 알루미늄의 리플로우를 방해하고 보이드의 발생 및 배선의 고 저항화에 이어 지는 수가 있다. 역으로, 웨이퍼의 오염을 방지하기 위해서 챔버 내의 압력을 낮게 하면 웨이퍼와 스테이지 사이의 공간의 압력도 저하하고 이것으로 웨이퍼와 스테이지와의 사이에 열 콘덕턴스가 저하하고 그 결과 냉각효율에 악영향을 미치게 된다.
상기한 본 실시의 형태의 냉각 공정에 의하면 전극(52)과 웨이퍼(W)의 이면 과의 사이에 가스를 유입시키고 그것으로 전극(52)과 웨이퍼(W)와의 사이의 공간의 압력을 확보하기 위해 그 공간의 압력은 챔버 내의 압력에서 독립해서 제어된다. 이 때문에, 웨이퍼과 스테이지와의 사이의 열전도 매체의 확보의 관점에서 챔버 내의 압력은 상기 공간의 압력과 독립해서 압력 1×10-3내지 0.1Pa까지 억제할 수 있다. 이것에 의해, 가스 분자에 의한 웨이퍼의 윗면의 오염을 확실하게 방지할 수 있고 그 결과 알루미늄의 리플로우성의 향상 및 저 저항화가 초래된다. 또한, 챔버내의 압력을 높이지 않고, 상기 공간의 압력을 600 내지 1300Pa 범위에 설정할 수 있기 때문에 열 콘덕턴스가 향상되며, 냉각 효율을 높힐 수 있다. 이와 같이 이 냉각 공정에 의하면 웨이퍼(W)와 전극(52)과의 사이의 공간의 압력을 높이면서 챔버 내의 압력을 내릴 수 있으므로 웨이퍼의 오염을 방지하면서 양호한 냉각 효율을 얻을 수 있다.
(알루미늄 막의 성막)
우선, 200℃ 이하, 보다 바람직하게는 30 내지 100℃ 온도에서 0.2 내지 1.0 중량% 의 동을 포함하는 알루미늄을 막 두께 150 내지 300nm로 스퍼터에 의해서 고속도로 성막하고 제 1 알루미늄 막(34)이 형성된다. 이어서, 동일 챔버 내에서 기판 온도 350 내지 460℃도 가열해서 마찬가지로 동을 포함하는 알루미늄을 스퍼터에 의해 저속도로 성막하고 막 두께 300 내지 600nm의 제 2 알루미늄 막(35)이 형성된다. 여기에서 알루미늄 막의 성막에 있어서 '고속도'는 성막 조건이나 제조되는 디바이스의 설계사항에 의해서 일률로 규정할 수 없으나 대체로 10nm/초 이상의 스퍼터 속도를 의미하며, '저속도'란, 약 3nm/초 이하의 스퍼터 속도를 의미한다.
알루미늄의 스퍼터는 상술의 웨이퍼의 냉각시에 사용된 스퍼터 장치 내에서 행해진다. 이와 같이 진공 분위기가 유지된 동일의 장치 내에서 냉각 공정 및 알루미늄의 성막의 공정을 행하는 것에 의해 기판의 이동, 설치의 공정의 감소가 도모되며, 그 결과, 공정의 간편화 및 기판의 오염을 방지할 수 있다.
여기에서, 제 1 가스 공급로(53) 및 제 2 가스 공급로(54)에서는 어느 쪽도 아르곤 가스가 공급된다. 그리고, 제 2 가스 공급로(54)에서 공급되는 가스에 의해 웨이퍼(W)의 온도가 제어된다.
이와 같은 스퍼터 장치를 사용하여 기판 온도를 컨트롤한 한 예를 도 4에 도시한다. 도 4에 있어서 횡축은 경과 시간을 나타내며 세로축은 기판(웨이퍼) 온도를 나타낸다. 또한, 도 4에 있어서 부호 a로 나타내는 라인은 스퍼터 장치의 스테이지(52)의 온도를 350℃에 설정했을 때의 웨이퍼 온도 변화를 나타내며 부호 b로 나타내는 라인은 제 2 가스 공급로(54)를 통해서 아르곤가스를 챔버 내에 공급함으로써, 스테이지(52)의 온도를 높였을 을 때의 웨이퍼 온도의 변화를 나타내고 있다.
예컨대, 기판의 온도 제어는 이하와 같이 행해진다. 우선, 스테이지(52)의 온도는 미리 제 2 알루미늄 막을 형성하기 위한 온도(350 내지 500℃)에 설정되고 있다. 제 1 알루미늄 막을 형성할 때엔 제 2 가스 공급로(54)에서의 가스 공급은 없고 기판 온도는 스테이지(52)에 의한 가열에 의해서 도 4의 부호 a로 나타내듯이서서히 상승한다. 제 2 알루미늄 막을 형성할 때엔 제 2 가스 공급로(54)를 거쳐서 가열된 가스가 공급됨으로써, 도 4의 부호 b로 나타내듯이 웨이퍼 온도는 급격히 상승하고 소정의 온도로 일정하게 제어된다.
도 4 에 도시하는 예에서는, 스테이지 온도가 350℃로 설정되고 그리고 기판 온도가 125 내지 150℃에 설정되고 있는 동안에 제 1 알루미늄 막(34)이 성막되고 그후 곧 제 2 알루미늄 막(35)의 성막이 행해진다.
알루미늄 막의 성막에 있어서는 성막 속도 및 웨이퍼 온도 제어와 더불어 스퍼터 장치에 인가되는 파워의 제어도 중요하다. 즉, 성막 속도와도 관련하지만, 제 1 알루미늄 막(34)의 성막은 높은 파워로 행해지며 제 2 알루미늄 막(35)은 낮은 파워로 행해지며 더욱 높은 파워에서 낮은 파워로 전환할 때 파워를 제로(영)로 하지 않은 것이 중요하다. 파워를 영으로 하면 가압 하에 있어서도 제 1 알루미늄 막의 표면에 산화막의 형성되며 제 1 알루미늄 막에 대한 제 2 알루미늄 막의 젖음성이 저하되고 양자의 밀착성이 나빠진다. 다시말하면 파워를 항상 인가함으로써 성막 중의 알루미늄 막의 표면에 활성인 알루미늄을 계속 공급할 수 있고 산화막의 형성은 억제할 수 있다. 또한 파워의 크기는 스퍼터 장치나 성막 조건 등에 의존하고 일률적으로 규정할 수는 없으나, 예컨대, 도 4에 나타내는 온도 조건의 경우, 높은 파워가 5 내지 10kW, 저 파워가 300W 내지 1kW로 설정하는 것이 요망된다.
이와 같이 동일 챔버 내에서 제 1 알루미늄 막(34) 및 제 2 알루미늄 막(35)을 연속적으로 성막하는 것에 의해 온도 및 파워의 제어를 엄밀하게 행할 수 있고 종래보다 저온으로 또한 안정된 알루미늄 막을 효율 좋게 형성하는 것이 가능하게된다.
상기 제 1 알루미늄 막(34)의 막 두께는 양호한 스텝 커버리지로 연속층을 형성할 수 있다는 것, 및 그 알루미늄 막(34)보다 하층의 배리어층(33) 및 층간 절연막을 구성하는 BPSG 막(30)에서의 가스화성분의 방출을 억제할 수 있음 등을 고려하여 적정한 범위가 선택되고 예컨대 200 내지 400nm가 요망된다. 또한, 제 2 알루미늄 막(35)은 콘텍트홀의 크기 및 그 종횡비 등에 의해서 결정되며 예컨대 종횡비가 3 정도로 0.5㎛ 이하의 홀을 매립하기 위해선 300 내지 1000nm의 막두께가 필요하다.
(반사 방지 막의 성막)
또한, 별도의 스퍼터 챔버에서 스퍼터에 의해 TiN을 퇴적함으로써 막두께 30 내지 80nm의 반사 방지막(36)이 형성된다. 그후, Cl2와 BCl3의 가스를 주체로 하는 이방성 건식 엣처로 상기 배리어층(33), 제 1 알루미늄 막(34), 제 2 알루미늄 막(35) 및 반사 방지막(36)으로 이루어지는 퇴적층을 선택적으로 에칭하여, 제 1 금속 배선층(40)의 패터닝을 행한다.
이와 같이 해서 형성된 금속 배선층(40)에서는 종횡비가 0.5 내지 3이고, 구경이 0.2 내지 0.8㎛의 콘택트홀 내에 있어서, 보이드를 발생시키지 않고 양호한 스텝 커버리지로 알루미늄이 매립되는 것이 확인되었다.
(D) 다음으로, 도 2a 에 나타내는 공정에 관하여 설명한다.
(제 2의 층간 절연막의 형성)
제 2 층간 절연막(I2)으로서, 상기 제 1 금속 배선층(40)이 형성된 기체, 즉, MOS소자가 형성된 실리콘 기판(11) 및 제 1 층간 절연막(I1) 및 제 1 금속 배선층(40)으로 이루어지는 제 1 배선 영역(L1)위에 3층의 실리콘 산화막으로 이루어지는 층간 절연막(60)을 형성한다. 층간 절연막(60)은, SiH4또는 TEOS 등의 실란 화합물과, 산소나 오존, N2O 등을 포함하는 가스를 기상 반응시키는 것에 의해 형성된, 막두께 100 내지 200nm의 제 1 실리콘 산화막(베이스층)(60a), 100Pa이하의 감압하에서 질소 가스를 캐리어로서, SiH4와 H202등을 반응시켜 형성된다. 막두께 500 내지 800nm의 제 2 실리콘 산화막(60b) 및 상기 제 1 실리콘 산화막(60a)과 동일하게 하여 형성된다. 막두께 200 내지 500nm의 제 3 실리콘 산화막(60c)으로 이루어진다.
여기에서, 상기 제 2 실리콘 산화막(60b)은, 모노실란, 디실란, SiH2Cl2, SiF4등의 무기 실란 화합물 및, CH3SiH3트리프로필 실란, 테트라에톡시실란 등의 유기 실란 화합물로 선택되는 적어도 1종의 실리콘 화합물과, 과산화 수소를 10℃이하의 온도로 감압 CVD법에 의해 반응시키는 것에 의해 형성할 수 있다. 상기 제 2 실리콘 산화막(60b)은 그 자체로서 높은 유동성을 가지며, 우수한 자기 평탄화 특성을 갖는다.
(비어홀의 형성)
다음으로, CHF3와 CF4등을 주 가스로 한 반응성 이온 엑쳐로서 제 2 층간절연막(60)(I2) 및 반사 방지막(36)을 선택적으로 이방성 에칭하는 것에 의해 구경이 0.2 내지 0.5㎛ 의 비어홀(62)이 형성된다.
(E) 다음으로, 도 2B에 나타내는 공정에 관해 설명한다.
(탈가스 처리)
우선, 본 발명이 특징으로 하는 탈가스 공정을 포함하는 처리에 관하여 설명한다.
램프 챔버로서, 1×10-4Pa 이하의 베이스 압력, 150 내지 250℃의 온도로서 30 내지 60초간의 램프 가열(열처리 D)을 시행한다. 이어서, 별도의 챔버로 0.1 내지 1.0Pa의 압력으로 아르곤 가스를 도입하며, 300 내지 550℃의 온도로서 30 내지 120초간의 열처리(탈가스 공정 ; 열처리 E)를 행하는 것에 의해 탈 가스처리를 행한다.
이 공정에 있어서는, 우선, 열처리(D)에 있어서, 주로 웨이퍼의 이면 및 측면을 포함하는 웨이퍼 전체를 가열 처리하는 것에 의해 웨이퍼에 부착되어 있는 수분 등을 제거할 수 있다.
또한, 열처리(E)에 있어서, 주로 제 2 층간 절연막(I2)중의 가스화 성분(산소, 수소, 물, 질소)을 제거할 수 있다. 그 결과, 다음 공정의 웨팅층 및 알루미늄막의 형성 시에 층간 절연막(I2)으로부터의 가스화 성분의 발생이 방지된다.
본 실시예에 있어서는, 웨팅층, 예를들면 Ti막은 수 원자% 의 가스화 성분(산소, 수소, 물, 질소)을 고용하는 것으로, 이 막을 형성하기 전에, 제 2 층간 절연막(I2)중의 가스화 성분을 제거하는 것이 비어홀 내에서의 알루미늄 막의 성막을 양호하게 행하는 것으로서, 매우 유효하다. 웨팅층의 하위의 층간 절연막(I2)중의 가스화 성분을 충분히 제거하여 두지 않으면, 웨팅층의 형성 시에 층간 절연막(I2)중의 가스화 성분이 방충되며, 이 가스가 웨팅층 중에 들어간다. 또한, 이 가스가 알루니늄 막의 성막 시에 웨팅층에서 이탈하여 웨팅층과 알루미늄 막과의 계면으로 나오기 때문에 알루미늄 막의 밀착성이나 유동성에 악영향을 부여한다.
(웨팅막의 성막)
스퍼터법에 의해, 웨팅층(63)을 구성하는 막으로서, 예를들면 티탄막을 20 내지 70nm의 막두께로 형성한다. 스퍼터의 온도는 바람직하게는 100℃이하, 보다 바람직하게는 25℃ 이하이다.
웨팅층(63)의 형성방법은, 비어홀(62)에서의 알루미늄 막의 매립에 극히 중대한 영향을 부여한다. 그 이유는, 이하와 같다. 비어홀(62)내에 형성되는 제 2 알루미늄 막(65)은, 420 내지 460℃의 높은 온도로서 스퍼터에 의해 성막된다. 그 경우에, 비어홀의 상부에서의 웨팅층이 두꺼우면, 웨팅층을 구성하는 물질과 알루미늄등이 반응하여 양자의 화합물 또는 합금(예를들면, 웨팅층이 티탄으로 이루어질 때에는, 알루미늄-티탄합금)이 형성되어 비어홀의 상단부가 이 화합물 또는 합금에 의해 씌워지며, 즉 핀치 오프의 상태를 발생한다. 이 핀치 오프 상태에서는, 제 2 알루미늄 막의 성막 중에 비어홀의 내부로의 알루미늄의 유동이 저해되어 알루미늄막에 보이드가 발생되기 쉽다.
이와 같은 보이드의 발생을 방지하는 것은, 웨팅층(63)의 막 두께는,비어홀(62)의 아래 및 그 부근에서는 두꺼우며, 그 이외의 비어홀(62)의 상단부 및 측벽부에서는 얇게 형성되는 것이 요망된다. 이와 같이 막두께가 제어된 웨팅층(63)을 형성하는 것은, 코리미터 스퍼터법이나 롱스로 스퍼터법 등을 채용하는 것이 바람직하다. 본 발명자들에 의하면, 이것들의 방법에 의해 웨팅층을 형성하는 것에 의해 구경이 0.2㎛에서 종횡비가 3이상(3 내지 6)의 비어홀에서 핀치 오프 및 보이드의 발생이 없으며, 양호한 알루미늄 막의 성막이 되는 것을 확인하고 있다.
(알루미늄 막의 성막 전의 열처리)
우선, 웨이퍼의 냉각을 행하기 전에, 램프 챔버 내에 있어서, 1×10-4Pa이하의 베이스 압력, 150 내지 250℃의 온도에서 30 내지 60초간의 열처리(열처리 F)를 행하며, 기판에 부착한 물 등의 물질을 제거한다.
(알루미늄 막의 성막 전의 웨이퍼의 냉각)
알루미늄 막을 성막하기 전에, 기판 온도를 100℃이하, 바람직하게는 상온∼50℃의 온도로 내린다. 이 냉각 공정은, 웨팅층(63)의 스퍼터 시에 상승한 기판 온도를 내리기 위해 중요한 것이다.
이와 같이 웨이퍼의 냉각을 행하는 것에 의해 제 1 알루미늄 막(64)을 성막하는 경우에, 제 2 층간 절연막(I2) 및 웨팅층(63), 또한 웨이퍼 전면에서 방출되는 가스량을 극력 적게 할 수 있다. 그 결과, 웨팅층(63)과 제 1알루미늄 막(64)과의 계면에 흡착하는 커버리지성이나 밀착성에 유해한 가스의 영향을 방지할 수 있다.
이 냉각 공정은, 이 냉각 후에 행해지는 알루미늄 막의 성막을 하기 위한 스퍼터 장치를 병용하여 행해지는 것이 바람직하다. 또한, 이 냉각 공정에 있어서도, 도 3a에 나타내듯이 스퍼터 장치를 이용할 수 있으며, 전술한 배리어층의 표면에 알루미늄을 성막하기 전에 행해지는 냉각공정과 동일이유에서 해당 공정과 동일한 공정을 취하는 것이 요망된다. 이것에 의해 웨이퍼(W)와 전극(52)과의 사이의 공간의 압력을 높이며, 챔버 내의 압력을 내릴 수 있기 때문에 기판의 오염을 방지하면서 양호한 냉각 효율을 얻을 수 있다.
(알루미늄 막의 성막)
우선, 200℃ 이하, 보다 바람직하게는, 30 내지 100℃의 온도로서, 0.2 내지 1.0중량%의 동을 포함하는 알루미늄을 막두께 150 내지 300nm으로 스퍼터에 의해 고속도로 성막하며, 제 1 알루미늄 막(64)이 형성된다. 이어서, 동일 챔버 내에서 기판 온도 420 내지 460℃로 가열하여 동일하게 동을 포함하는 알루미늄을 스퍼터에 의해 저속도로 성막하며, 막두께 300 내지 600nm의 제 2 알루미늄 막(65)이 형성된다. 여기에서 알루미늄 막의 성막에 있어서, '고속도'라는 것은, 성막 조건이나 제조되는 디바이스의 설계 사항에 의해 일률적으로 규정할 수 없지만, 약 10nm/초 이상의 스퍼터 속도를 의미하며, '저속도'란, 약 3nm/초 이하의 스퍼터 속도를 의미한다.
알루미늄의 스퍼터는, 알루미늄 막을 성막하기 전에 행해진 웨이퍼의 냉각의 경우에 사용되어진 스퍼터 장치 내에서 행해진다. 이와 같이 동일한 장치 내에서냉각공정 및 알루미늄의 성막의 공정을 행하는 것에 의해 기판의 이동, 설치 공정의 감소가 도모되며, 그 결과, 공정의 간편화 및 기판의 오염을 방지할 수 있다.
여기에서, 제 1 가스 공급로(53) 및 제 2 가스 공급로(54)에서는, 어느 것이라도 아르곤 가스가 공급된다. 그리고, 제 2 가스 공급로(54)에서 공급되는 가스에 의해 웨이퍼(W)의 온도가 제어된다.
상기 스퍼터 장치의 구성, 웨이퍼의 온도 제어 및 스퍼터 시의 파워에 관해서는, 제 1 금속 배선층(40)의 경우와 동일하기 때문에, 상세한 설명을 생략한다.
동일 챔버 내에서의 제 1 알루미늄 막(64) 및 제 2 알루미늄 막(65)을 연속적으로 성막하는 것에 의해 온도 및 파워의 제어를 엄밀하게 행할 수 있으며, 종래보다도 저온이며, 또한 안정된 알루미늄 막을 효율 좋게 형성하는 것이 가능하다.
상기 제 1 알루미늄 막(64)의 막 두께는, 양호한 스텝 커버리지로서 연속층을 형성할 수 있는 것 및 해당 알루미늄 막(64)보다 하층의 웨팅층(63) 및 제 2 층간 절연막(I2)에서의 가스화 성분의 방출을 억제할 수 있는 것 등을 고려하여 적정한 범위가 선택되며, 예를들면, 200 내지 400nm가 요망된다. 또한, 제 2 알루미늄막(65)은, 비어홀(62)의 크기 및 그 종횡비 등에 의해 결정되며, 예를 들면 종횡비가 3 정도에서 0.5㎛이하의 홀을 메우기 위해서는, 300 내지 1000nm의 막두께가 필요하다.
(반사 방지막의 성막)
또한, 별도의 스퍼터 챔버에서, 스퍼터에 의해 TiN을 퇴적하는 것에 의해 막두께 30 내지 80nm의 반사 방지막(66)이 형성된다. 그후, Cl2과 BC13의 가스를 주체로 하는 이방성 건식 에쳐로서 상기 웨팅층(63), 제 1 알루미늄 막(64), 제 2 알루미늄 막(65) 및 반사 방지막(66)으로 이루어지는 퇴적층을 선택적으로 에칭하여 제 2 금속 배선층(70)의 패터닝을 행한다.
이와 같이 하여 형성된 금속 배선층(70)에서는, 종횡비가 0.5 내지 6으로서, 구경이 0.2 내지 0.8㎛의 비어홀 내에서, 보이드를 발생시키는 일없이 양호한 스텝커버리지로서 알루미늄이 매립되는 것이 확인되었다.
이후, 필요에 따라서, 제 2 배선 영역(L2)과 동일하게 하여 제 3, 제 4....의 다층배선 영역을 형성할 수 있다.
이상의 방법에 의해, 본 발명에 따른 반도체 장치(도 2b참조)를 형성하는 것이 가능하다. 이 반도체 장치는, MOS소자를 포함하는 실리콘 기판(11), 상기 실리콘 기판(11)의 위에 형성된 제 1 배선영역(L1)위에 형성된 제 2 배선영역(L2)을 갖는다.
제 1 배선영역(L1)은, 열처리에 의해 가스화 성분이 제거된 BPSG막(30)과 실리콘 산화막(20)으로 이루어지는 제 1 층간 절연막(I1), 상기 층간 절연막(I1)에 형성된 콘택트홀(32), 상기 층간 절연막(I1) 및 상기 콘택트홀(32)의 표면에 형성된 배리어층(33), 및 상기 배리어층(33)의 위에 형성된 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 알루미늄 막(34, 35)을 갖는다. 그리고, 상기 알루미늄 막(34)은, 배리어층(33)을 통해 티탄 실리사이드 층(19)에 접속되어있다.
제 2 배선 영역(L2)은 열처리에 의해 가스화 성분이 제거된 실리콘 산화막(60)으로 이루어지는 제 2 층간 절연막(I2) 및 상기 비어홀(62)의 표면에 형성된 웨팅층(63) 및 상기 웨팅층(63)의 위에 형성된 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 막(64, 65)을 갖는다.
(실시예)
(1) 도 5 및 도 6 에, 제 2 배선 영역(L2)에 있어서의 탈가스 공정의 유무에 의해 웨이퍼에서 방출되는 가스의 량(분압)의 상위(相違)를 조사하기 위해 행해진 실험 결과를 나타낸다.
도 5 및 도 6에 있어서, 횡축은 알루미늄 막의 형성 전에 행해지는 열처리(열처리 F)에서 제 2 알루미늄 막(65)의 성막 후에 이를 때까지의 처리의 타이밍을 나타내며, 종축은 챔버 내의 잔류가스의 분압을 나타내고 있다. 도 5 및 도 6에 있어서, 부호 A로 나타내는 라인은, 제 2 층간 절연막(I2)의 형성 후에 탈가스 공정을 거친 경우, 부호 B로 나타내는 라인은, 제 2 층간 절연막(I2)의 형성 후에 탈가스 공정을 거치지 않는 경우를 나타낸다. 이 실험예에서는, 탈가스 공정은 기압 0.27 Pa, 온도 460℃, 시간 120초로 행해진다.
각 도면에 있어서, 횡축의 부호 a 및 b는 알루미늄 막의 성막 전에 행해지는 열처리 F(제 1 챔버)에서의 타이밍을 나타내며 부호 a는 제 1 챔버 내에 웨이퍼를 넣은 직후에, 부호 b은 램프 가열에 의해서 웨이퍼를 250℃에서 60초간 가열했을때 나타낸다. 제 1 챔버에서는 기압은 2.7×10-6Pa로 설정되어 있다.
부호 c 및 d는 웨이퍼의 냉각공정(제 2 챔버)에서의 타이밍을 나타내며 부호 c는 제 2 챔버 내에 웨이퍼를 넣은 직후의 때, 부호 d는 웨이퍼의 온도를 20℃까지 냉각한 때를 나타낸다. 제 2 챔버에서는, 기압은 0.27 Pa에 설정되고 있다. 그리고 분압을 측정하는 때엔 챔버의 기압을 2.7×10-6Pa까지 감압하였다.
부호 e, f 및 g는 알루미늄 막의 성막 공정(제 3 챔버)에서의 타이밍을 도시하며, 부호 e는 제 3 챔버 내에 웨이퍼를 넣은 직후의 때, 부호 f는 제 1 알루미늄막을 성막한 직후의 때, 및 부호 g는 제 2 알루미늄 막을 성막한 직후의 때를 나타낸다. 제 3 챔버에서는, 기압은 0.27 Pa에 설정되고 있다. 그리고 분압을 측정할 경우에는, 챔버의 기압을 2.7×10-6Pa까지 감압하였다.
도 5 및 도 6에서 제 2 층간 절연막(I2)의 성막 두께이고 웨팅층(63)의 성막전에 탈가스 공정을 행함으로써, 그 후의 열처리 및 알루미늄 막의 성막 시에 물 및 질소가 거의 발생하지 않는다는 것이 확인되었다. 이것에 대해 상기 탈가스 공정을 거치지 않는 경우에는 그후의 열처리, 특히 부호 b로 나타내는 열처리 F의 때에, 물 및 질소가 더불어 다량으로 방출되고 있음을 알 수 있다.
또한, 제 1 배선 영역(L1)에 있어서도 도 5 및 도 6에 나타내는 결과와 거의 동일한 실험결과를 얻고 있다.
(2) 알루미늄 막의 성막 전에 있어서의 웨이퍼의 냉각공정의 유무에 의해, 알루미늄의 성막에 어떤 영향이 초래되는가를 조사하기 위해서 실험을 행한 바, 이하의 지견이 얻어졌다. 또한, 알루미늄의 성막은 비어홀의 종횡비 3.18, 층간 절연막의 막두께 1148nm의 조건에 있어서 행했다.
도 8a는 웨이퍼를 열처리(F)의 온도 120℃에서 20℃로 냉각한 후에 알루미늄을 성막한 경우에 있어서의 웨이퍼의 단면의 전자 현미경 사진에서 구해진 도면을 나타내며 도 8b는 웨이퍼를 냉각하지 않고, 120℃로 알루미늄을 성막한 경우에 있어서의 웨이퍼 단면의 전자 현미경 사진에서 구해진 도면을 나타낸다.
웨이퍼를 냉각한 경우의 알루미늄의 성막 후의 기판과, 냉각을 하지 않은 경우의 그것을 비교 검토한 바, 냉각한 경우에 있어서는, 도 8a에 도시하듯이 접속용 비어홀에 제 1 및 제 2 알루미늄 막이 매우 양호하게 매립되어 있었던 것에 대해서 냉각을 하지 않은 경우에 있어선 웨이퍼 위의 층간 절연막에 설치된 전 비어홀 중, 30%정도의 비어홀에서 도 8b에 도시하듯이 비어홀의 저부에 알루미늄 막이 완전히 매립되지 않고 공간(보이드)(100)이 생기게 되었다.
웨이퍼의 냉각이 충분히 행해진 경우(도 8a참조)에서는, 제 2 층간 절연막과 알루미늄 막과의 사이에 약 20nm의 티탄, 규소 및 산소의 비정질층과, Al3Ti 및 AlTi의 혼합 반응층 등이 존재하는 것이 확인되었다. 그리고, 이 혼합 반응층에는 물이나 수소 등의 가스화 성분이 거이 없기 때문에 혼합 반응층은 제 1 금속 배선층에 견고하게 밀착되어 형성되어 있다. 그 결과, 비어홀내의 알루미늄 막(64, 65)과, 제 1 금속 배선층(40)과는 낮고 안정된 접촉저항으로 접속된다.
이것에 대하여, 웨이퍼의 냉각이 행해지지 않는 경우(도 8b참조)에는, 티탄,규소 및 산소의 비정질층이 존재하지 않고, Al3Ti 반응층이 형성된다. 이 반응층에는 가스화 성분이 많이 함유된다. 그 결과, 제 2 알루미늄 막을 성막하기 전에, 반응층에서 가스가 발생하여 보이드의 원인으로 된다. 그리고, 보이드는, 비어홀내의 알루미늄 막과 제 1 금속 배선층과의 접촉저항을 크게할 뿐만아닌, 일렉트로 마이그레이션(migration) 및 스트레스 마이그레이션을 발생하지 않고, 반도체 장치의 신뢰성에 중대한 악영향을 미친다.
(3) 도 7은 세슘 1차 이온의 조사에 의한 2차 이온 질량 분석법(SIMS)에 의한 측정결과를 도시한다. 도 7은 제 2금속 배선층(70)의 막구조(TiN 막/Al 막/Ti막)에 관하여 구해진 SIMS의 데이터이다. 도 7에 있어서, 좌측의 종축 Al막에 있어서의 실리콘, 수소, 질소 및 산소를 정량적으로 나타내며, 우측의 종축은 Al막 이외의 층의 2차 이온 강도를 나타낸다.
도 7에서 Al막 중에서는, 수소, 산소 및 질소는, 백그라운드 레벨로서 SIMS에서의 한계 검출농도 이하이며, 거의 고용되지 않는 것이 확인되었다.
본 발명에 있어서, 상술하였듯이 콘택트홀(32) 및 비어홀(62)에 제 1 및 제 2의 알루미늄 막(34, 35) 및 제 1 및 제 2 알루미늄 막(64, 65)이 각각 양호하게 매립된 이유로서는, 이하의 것이 고려된다.
(a) 탈가스 공정을 행하는 것에 의해, 각 층간 절연막(I1, I2), 특히 BPSG 막(30) 및 실리콘 산화막(60)에 포함되는 물이나 질소를 가스화해서 충분히 방출함으로써, 그 후의 제 1 알루미늄 막(34) 및 제 2 알루미늄(35)또는 제 1 알루미늄막(64) 및 제 2 알루미늄(65)의 성막에 있어서, BPSG 막(30) 및 배리어층(33)또는 실리콘 산화막(60) 및 웨팅층(63)에서의 가스의 발생을 방지할 수 있다. 그 결과, 배리어층(33)과 제 1 알루미늄 막(34) 및 웨팅층(63)과 제 1 알루미늄 막(64)과의 밀착성을 높이며, 양호한 스텝 커버리지의 성막이 가능하다.
(b) 제 1 알루미늄 막(34, 64)의 성막에 있어서 기판 온도를 200℃이하의 비교적 저온에 설정하는 것에 의해, BPSG 막(30) 및 배리어층(33) 및 실리콘 산화막(60) 및 웨팅층(63)에 포함되는 수분이나 질소를 방출시키지 않게 하고 상기 탈가스 공정의 효과에 추가해서 제 1 알루미늄 막(34)과 배리어층(33)과의 밀착성 및 제 1 알루미늄 막(64)과 웨팅층(63)과의 밀착성을 높일수 있다.
(c) 또한, 제 1 알루미늄 막(34, 64) 자체가, 기판 온도가 올라간 경우에 하층에서의 가스의 발생을 억제하는 역할을 이루기 위해, 다음의 제 2 알루미늄 막(35, 65)의 성막을 비교적 높은 온도로 행할 수 있으며 제 2 알루미늄 막의 유동 확산을 양호하게 행할 수 있는 것.
이상과 같이, 본 발명에 의하면, 알루미늄 막의 스퍼터 전에 적어도 탈가스 공정과 냉각 공정을 포함하며, 바람직하게는, 동일 챔버 내에서 연속적으로 알루미늄 막을 성막하는 것에 의해 0.2㎛ 정도까지의 콘택트홀 및 비어홀을 알루미늄 혹은 알루미늄 합금만으로서 매립하는 것이 가능하게 되며, 신뢰성 및 수율 면에서 향상이 도모되어졌다. 또, 콘택트부를 구성하는 알루미늄 막에 있어서의 동(銅) 등의 편석이나 결정립의 이상 성장도 없이, 마이그레이션 등을 포함한 신뢰성의 점에서도 양호하다는 것이 확인되었다.
또한, 상기 실시의 형태에선 2층의 배선 영역을 포함하는 반도체 장치에 관하여 서술하였지만, 본 발명은 물론 3층 이상의 배선 영역을 포함하는 반도체 장치에도 적용할 수 있으며, 또한, N채널형 MOS 소자를 포함하는 반도체 장치뿐만이 아닌, P채널형 또는 CMOS형 소자 등의 각종의 소자를 포함하는 반도체 장치에 적용할 수 있다.

Claims (9)

  1. 소자를 포함하는 반도체 기판 및 다층의 배선 영역을 갖는 반도체 장치에 있어서,
    제 2 층 이상의 배선 영역의 적어도 1층은,
    열처리에 의해 가스화 성분이 제거된, 산화 실리콘으로 이루어지는 층간 절연막,
    상기 층간 절연막에 형성된 비어홀, 및
    상기 층간 절연막 및 상기 비어홀의 표면에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 알루미늄 막을 포함하고,
    상기 층간 절연막과 상기 알루미늄 막 사이에, 티탄, 규소 및 산소의 비정질 층(amorphous layer)이 존재하는 것을 특징으로 하는 반도체 장치.
  2. 소자를 포함하는 반도체 기판 및 다층의 배선 영역을 갖는 반도체 장치의 제조 방법에 있어서,
    제 2 층 이상의 배선 영역의 적어도 1층은,
    (a) 기판 위에 형성된 층간 절연막에 비어홀을 형성하는 공정,
    (B) 감압하에서, 300 내지 550℃의 기판 온도를 열처리하는 것에 의해, 상기 층간 절연막에 포함되는 가스화 성분을 제거하는 탈가스 공정,
    (c) 상기 층간 절연막 및 상기 비어홀의 표면에 웨팅층(wetting layer)을 형성하는 공정,
    (d) 기판 온도를 100℃ 이하로 냉각하는 공정,
    (e) 상기 웨팅층 위에, 200℃ 이하의 온도로 알루미늄 또는 알루미늄을 주성분으로하는 합금으로 이루어지는 제 1 알루미늄 막을 형성하는 공정, 및
    (f) 상기 제 1 알루미늄 막 위에, 300℃ 이상의 온도로, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 제 2 알루미늄 막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서, 상기 공정 (e) 및 (f) 에서의 알루미늄 막의 형성은 스퍼터법으로 행해지는, 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서, 상기 공정 (e) 및 (f)에서의 알루미늄 막의 형성은 동일쳄버 내에서 연속적으로 행해지는, 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서, 상기 공정 (d),(e) 및 (f) 는 감압 상태가 유지되고 있는 복수의 챔버를 갖는 동일한 장치 내에서 연속적으로 행해지는, 반도체 장치의 제조방법.
  6. 제 2 항에 있어서, 상기 공정 (e) 및 (f) 에서의 알루미늄 막의 형성은 상기 기판이 얹어 놓여지는 스테이지의 온도를 제어하는 것에 의해 행해지는, 반도체 장치의 제조방법.
  7. 소자를 포함하는 반도체 기판 및 다층의 배선 영역을 갖는 반도체 장치에 있어서,
    제 2 층 이상의 배선 영역의 적어도 1층은,
    열처리에 의해 가스화 성분이 제거된, 산화 실리콘으로 이루어지는 층간 절연막,
    상기 층간 절연막에 형성된 비어홀, 및
    상기 층간 절연막 및 상기 비어홀의 표면에 형성된, 알루미늄 또는 알루미늄을 주성분으로 하는 합금으로 이루어지는 알루미늄 막을 포함하고,
    상기 층간 절연막과 상기 알루미늄 막 사이에, 티탄, 규소 및 산소의 비정질 층과, Al3Ti 및 AlTi 의 혼합 반응층이 존재하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 7 항에 있어서, 상기 비정질층 및 상기 혼합 반응층은 웨팅층으로서 상막된 티탄을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 웨팅층은 그 성막시의 막 두께가 20 내지 70nm 인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150653A (ja) * 1998-09-04 2000-05-30 Seiko Epson Corp 半導体装置の製造方法
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
JP3277909B2 (ja) * 1999-02-08 2002-04-22 日本電気株式会社 半導体装置及びその製造方法
TW409356B (en) * 1999-03-11 2000-10-21 United Microelectronics Corp Manufacture method of inner connects
JP2001189381A (ja) 1999-12-27 2001-07-10 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3759367B2 (ja) * 2000-02-29 2006-03-22 沖電気工業株式会社 半導体装置およびその製造方法
JP3449333B2 (ja) * 2000-03-27 2003-09-22 セイコーエプソン株式会社 半導体装置の製造方法
JP3480416B2 (ja) 2000-03-27 2003-12-22 セイコーエプソン株式会社 半導体装置
US6635564B1 (en) * 2000-09-14 2003-10-21 Infineon Technologies Ag Semiconductor structure and method of fabrication including forming aluminum columns
US6373135B1 (en) * 2000-09-14 2002-04-16 Infineon Technologies Ag Semiconductor structure and method of fabrication
JP2002118167A (ja) * 2000-10-06 2002-04-19 Nec Corp 半導体装置の製造方法
US6903028B2 (en) * 2002-11-29 2005-06-07 1St Silicon (Malaysia) Sdn Bhd Soft-landing etching method using doping level control
DE102004002464B4 (de) * 2004-01-16 2005-12-08 Infineon Technologies Ag Verfahren zum Füllen von Kontaktlöchern
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
DE102004015865B4 (de) * 2004-03-31 2006-05-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reinigen der Oberfläche eines Substrats
KR100602093B1 (ko) * 2004-07-26 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100602092B1 (ko) * 2004-07-26 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100681266B1 (ko) * 2005-07-25 2007-02-09 삼성전자주식회사 가변 저항 구조물의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
US7462560B2 (en) * 2005-08-11 2008-12-09 United Microelectronics Corp. Process of physical vapor depositing mirror layer with improved reflectivity
KR100780766B1 (ko) * 2005-12-29 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
TW200814156A (en) * 2006-07-21 2008-03-16 Toshiba Kk Method for manufacturing semiconductor device and semiconductor device
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
GB201102673D0 (en) * 2011-02-16 2011-03-30 Spp Process Technology Systems Uk Ltd Methods of depositing aluminium layers
JP7118427B2 (ja) 2016-06-20 2022-08-16 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子
US10340415B2 (en) * 2016-09-01 2019-07-02 Lg Innotek Co., Ltd. Semiconductor device and semiconductor device package including the same
JP7178712B2 (ja) 2016-09-10 2022-11-28 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子
JP7403797B2 (ja) 2016-09-13 2023-12-25 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子およびこれを含む半導体素子パッケージ
US10903395B2 (en) 2016-11-24 2021-01-26 Lg Innotek Co., Ltd. Semiconductor device having varying concentrations of aluminum
KR102390828B1 (ko) 2017-08-14 2022-04-26 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
JP7030626B2 (ja) * 2018-06-21 2022-03-07 三菱電機株式会社 アルミニウム膜の形成方法
JP7414730B2 (ja) * 2018-11-20 2024-01-16 ソニーセミコンダクタソリューションズ株式会社 表示装置および表示装置の製造方法、並びに、電子機器
JP7321730B2 (ja) * 2019-03-14 2023-08-07 キオクシア株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0464222A (ja) * 1990-07-04 1992-02-28 Fujitsu Ltd 半導体装置の製造方法
JPH065715A (ja) * 1992-06-18 1994-01-14 Sony Corp 配線層の形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810693B2 (ja) 1987-09-17 1996-01-31 東京エレクトロン株式会社 半導体装置の製造方法
JP2508288B2 (ja) * 1989-08-30 1996-06-19 三菱電機株式会社 半導体記憶装置
US6001461A (en) * 1992-08-27 1999-12-14 Kabushiki Kaisha Toshiba Electronic parts and manufacturing method thereof
JPH0685187A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体記憶装置
JP2897631B2 (ja) * 1993-12-28 1999-05-31 日本電気株式会社 半導体集積回路装置および製造方法
JPH08203896A (ja) * 1995-01-26 1996-08-09 Mitsubishi Electric Corp 半導体装置の製造方法
JPH09102541A (ja) * 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5700718A (en) * 1996-02-05 1997-12-23 Micron Technology, Inc. Method for increased metal interconnect reliability in situ formation of titanium aluminide
US6309971B1 (en) * 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
JP2962250B2 (ja) * 1996-11-12 1999-10-12 日本電気株式会社 半導体記憶装置の製造方法
JPH10163317A (ja) * 1996-11-28 1998-06-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6139698A (en) * 1997-02-03 2000-10-31 Applied Materials, Inc. Method and apparatus for reducing the first wafer effect
US6077782A (en) * 1997-02-28 2000-06-20 Texas Instruments Incorporated Method to improve the texture of aluminum metallization
JPH1117004A (ja) 1997-06-19 1999-01-22 Sony Corp 半導体装置およびその製造方法
JP3456391B2 (ja) * 1997-07-03 2003-10-14 セイコーエプソン株式会社 半導体装置の製造方法
TW408359B (en) * 1997-08-29 2000-10-11 Seiko Epson Corp Semiconductor device and manufacture thereof
JPH11117004A (ja) * 1997-10-14 1999-04-27 Olympus Optical Co Ltd 金属粉末焼結体の製造方法
JP3436132B2 (ja) * 1998-05-13 2003-08-11 セイコーエプソン株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0464222A (ja) * 1990-07-04 1992-02-28 Fujitsu Ltd 半導体装置の製造方法
JPH065715A (ja) * 1992-06-18 1994-01-14 Sony Corp 配線層の形成方法

Also Published As

Publication number Publication date
JP3033564B2 (ja) 2000-04-17
US20040048460A1 (en) 2004-03-11
US6614119B1 (en) 2003-09-02
TW393671B (en) 2000-06-11
US6107182A (en) 2000-08-22
JPH11317453A (ja) 1999-11-16
KR19990066783A (ko) 1999-08-16

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