JP3033564B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に微細化が可能であって、かつアルミニ
ウムを用いたコンタクト構造を有する半導体装置の製造
方法に関する。
【０００２】
【背景技術】ＬＳＩなどの半導体装置においては、素子
の微細化，高密度化および多層化に伴い、アスペクト比
の大きい接続用スルーホール、すなわちコンタクトホー
ルおよびビアホールが必要とされている。このような接
続用スルーホールへの配線材料の埋め込みは難しく、近
年、重要な技術的課題となっている。ところで、配線材
料として有用なアルミニウムあるいはアルミニウム合金
によって接続用スルーホール内を埋め込むことが試みら
れている。
【０００３】そのための技術として、例えば、特開昭６
４−７６７３６号公報に開示された技術がある。この技
術においては、まず、１５０℃以下の温度においてアル
ミニウムあるいはアルミニウム合金を堆積させ、次いで
アルミニウムまたはアルミニウム合金をバイアススパッ
タによって堆積させ、２ステップでアルミニウム膜を接
続用スルーホールに埋め込む製造方法が開示されてい
る。
【０００４】この技術によれば、第１層目のアルミニウ
ム膜を比較的均一に堆積させることができ、カバレッジ
性がかなり改善されるものの、ボイドなどの発生により
接続用スルーホール内の導電部において断線部が発生す
る問題については十分に改善されたとはいえない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、接続
用スルーホール、特にビアホール内の導電物質としてア
ルミニウムあるいはアルミニウム合金を用い、ボイドや
断線などの発生がなく、ステップカバレッジが優れたコ
ンタクト構造を有する半導体装置の製造方法を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子を含む半導体基板および多層の配線領域
を有する半導体装置の製造方法であって、第２層以上の
配線領域の少なくとも１層は、以下の工程（ａ）ないし
（ｆ）を含むことを特徴とする。
【０００７】（ａ）基体の上に形成された層間絶縁膜に
ビアホールを形成する工程、（ｂ）減圧下において、３
００〜５５０℃の基板温度で熱処理することにより、前
記層間絶縁膜に含まれるガス化成分を除去する脱ガス工
程、（ｃ）前記層間絶縁膜および前記ビアホールの表面
にウェッテング層を形成する工程、（ｄ）基板温度を１
００℃以下に冷却する工程、（ｅ）前記ウェッテング層
の上に、２００℃以下の温度で、アルミニウムあるいは
アルミニウムを主成分とする合金からなる第１のアルミ
ニウム膜を形成する工程、および、（ｆ）前記第１のア
ルミニウム膜の上に、３００℃以上の温度で、アルミニ
ウムあるいはアルミニウムを主成分とする合金からなる
第２のアルミニウム膜を形成する工程。
【０００８】この半導体装置の製造方法における特徴の
ひとつは、工程（ｂ）において特定の条件下で前記層間
絶縁膜に含まれるガス化成分を除去する工程（脱ガス工
程）を含むことにある。この脱ガス工程を経ることによ
り、後の工程、例えば、３００℃以上の高温条件下で行
われる第２のアルミニウム膜の形成工程などにおいて、
層間絶縁膜に含まれる水、窒素、水素あるいは酸素など
のガスの発生を抑制することができる。ここで、層間絶
縁膜は特に限定されるものではないが、例えば、シラン
化合物としてテトラエトキシシラン（ＴＥＯＳ）を用い
た化学気相成長（ＣＶＤ）膜、ＴＥＯＳのＣＶＤ膜，Ｓ
ＯＧ膜およびＴＥＯＳのＣＶＤ膜を積層した多層膜、シ
リコン化合物と過酸化水素の重縮合反応によって得られ
るシリコン酸化膜などを例示できる。
【０００９】本願発明者らによれば、このような層間絶
縁膜から発生するガスは、ウェッテング層に吸収され、
かつビアホール内のアルミニウム膜には吸収されないこ
とが確認されている。従って、工程（ｂ）により層間絶
縁膜に含まれるガス化成分をアルミニウム膜の成膜前に
予め除去することにより、このようなガスがウェッテン
グ層と第１のアルミニウム膜との間に存在することによ
る、ウェッテング層の濡れ性の低下やボイドの発生を確
実に抑制することができる。その結果、ビアホール内に
カバレッジが良好で低抵抗のアルミニウム膜からなるコ
ンタクト部を形成することができる。
【００１０】ここにおいて、「ガス化成分」とは、減圧
下において、基板温度が３００℃以上の時に、堆積層、
すなわち層間絶縁膜あるいはウェッテング層から発生す
る水、水素、酸素あるいは窒素などのガス成分をいう。
また、「減圧下」とは、好ましくは２．６Ｐａ以下、よ
り好ましくは１．３Ｐａ以下の気圧をいう。
【００１１】また、本発明においては、前記工程（ｄ）
において、基板温度を１００℃以下、好ましくは常温〜
５０℃に冷却する。この工程（ｄ）で基板温度を冷却す
ることにより、第１のアルミニウム膜を成膜する前に基
板温度を十分に下げることができる。前記工程（ｂ）の
脱ガス工程で基板温度を３００℃以上の高温にするた
め、この工程（ｄ）で基板温度を確実に低下させること
により、以後の工程（ｅ）での温度調節を確実に行うこ
とができる。また、この工程を経ることにより、第１の
アルミニウム膜を成膜する際に、層間絶縁膜およびウエ
ッティング層、さらにウエハ全面から放出されるガス量
を極力少なくすることができる。その結果、ウエッティ
ング層と第１のアルミニウム膜との界面に吸着する、カ
バレッジ性や密着性に有害なガスの影響を防ぐことがで
きる。
【００１２】そして、前記工程（ｅ）において、前記ウ
ェッテング層の上に、２００℃以下、好ましくは３０〜
１００℃の温度で、第１のアルミニウム膜を形成するこ
とにより、前記層間絶縁膜およびウェッテング層に含ま
れるガス化成分をガス化させることを抑制でき、ウェッ
テング層から外部に発生するガスによるウェッテング層
の濡れ性の低下を防止することができる。その結果、第
１のアルミニウム膜をウェッテング層に対して良好に密
着させることができ、ステップカバレッジの良い成膜が
可能である。
【００１３】そして、この第１のアルミニウム膜がある
ことにより、基板の温度が上がったとしても、第１のア
ルミニウム膜より下層の層間絶縁膜およびウェッテング
層からのガスの発生を抑制することができるため、第２
のアルミニウム膜の成膜工程（ｆ）において、比較的高
い温度、すなわちアルミニウムあるいはアルミニウム合
金が流動拡散できる程度の高い温度、具体的には３００
℃以上、好ましくは３５０〜４５０℃で第２のアルミニ
ウム膜を形成することができる。
【００１４】このように、工程（ｅ）において比較的低
温の温度で第１のアルミニウム膜を形成する工程、およ
び工程（ｆ）において比較的高い温度で第２のアルミニ
ウム膜を形成することにより、ボイドの発生がなく良好
なステップカバレッジのビアホールへの埋め込みが可能
となる。さらに、本発明の製造方法は、０．６μｍ以下
のビアホールに適用できることが確認されている。
【００１５】前記工程（ｅ）および（ｆ）におけるアル
ミニウム膜の成膜は、スパッタ法が望ましく、さらに第
１のアルミニウム膜および第２のアルミニウム膜は同一
チャンバ内で連続的に行われることが望ましい。このよ
うにアルミニウム膜の成膜を同一チャンバ内で連続的に
行うことにより、基板温度のコントロールが容易である
と共に、雰囲気の制御なども正確にすることができ、第
１のアルミニウム膜の表面に酸化膜が形成されるなどの
不都合を回避することができる。そして、基板温度は、
基板が載置されるステージの温度を制御することにより
設定される。
【００１６】また、前記工程（ｄ）、（ｅ）および
（ｆ）は、減圧状態が保たれている複数のチャンバを有
する同一の装置内で連続的に行われることが好ましい。
これにより、基板の移動、設置の工程の減少が図られ、
その結果、工程の簡便化および基板の汚染を防止するこ
とができる。
【００１７】以上のような製造方法によって形成された
半導体装置は、素子を含む半導体基板および多層の配線
領域を有する半導体装置であって、第２層以上の配線領
域の少なくとも１層は、熱処理によってガス化成分が除
去された層間絶縁膜、前記層間絶縁膜に形成されたビア
ホール、前記層間絶縁膜および前記ビアホールの表面に
形成されたウェッテング層、および、前記ウェッテング
層の上に形成された、アルミニウムあるいはアルミニウ
ムを主成分とする合金からなるアルミニウム膜、を含む
ことを特徴とする。
【００１８】この半導体装置においては、熱処理によっ
てガス化成分が除去された層間絶縁膜を有することを特
徴とし、上述したように、良好なステップカバレッジの
アルミニウム膜からなるコンタクト部を有する。
【００１９】さらに、本発明におけるビアホールは、異
方性のドライエッチングによって形成されたものの他
に、等方性のウエットエッチングと異方性のドライエッ
チングとを組み合わせてビアホールの上端部を適度にテ
ーパ状に形成させたものであってもよい。例えば、この
タイプのビアホールであって、下部の異方性のドライエ
ッチングによって形成された部分の口径が０．５〜０．
８μｍで、アスペクト比が０．５〜３の場合には、第２
のアルミニウム膜を３００〜３５０℃で成膜できるた
め、高温仕様でない一般的なスパッタ装置を使用できる
ので、実用上きわめて有用である。
【００２０】
【発明の実施の形態】図１（Ａ）〜（Ｃ）および図２
（Ａ），（Ｂ）は、本発明に係る半導体装置の製造方法
および半導体装置の一実施の形態を説明するための概略
断面図である。図１（Ａ）〜（Ｃ）は第１層の配線領域
Ｌ１を、図２（Ａ），（Ｂ）は第２層の配線領域Ｌ２を
製造するための工程を示す。
【００２１】以下に、半導体装置の製造方法の一例を示
す。
【００２２】（Ａ）図１（Ａ）に示す工程について説明
する。
【００２３】（素子の形成）まず、一般的に用いられる
方法によって、シリコン基板１１にＭＯＳ素子が形成さ
れる。具体的には、例えば、シリコン基板１１上に選択
酸化によってフィールド絶縁膜１２が形成され、アクテ
ィブ領域にゲート酸化膜１３が形成される。チャネル注
入により、しきい値電圧を調整した後、ＳｉＨ4を熱分
解して成長させたポリシリコン膜の上にタングステンシ
リサイドがスパッタされ、さらにシリコン酸化膜１８を
積層し所定パターンにエッチングすることにより、ゲー
ト電極１４が形成される。このとき、必要に応じて、フ
ィールド絶縁膜１２上にポリシリコン膜およびタングス
テンシリサイド膜からなる配線層３７が形成される。
【００２４】次いで、リンをイオン注入することにより
ソース領域あるいはドレイン領域の低濃度不純物層１５
が形成される。次いで、ゲート電極１４のサイドにシリ
コン酸化膜からなる側壁スペーサ１７が形成された後、
ヒ素をイオン注入し、ハロゲンランプを用いたアニール
処理によって不純物の活性化を行うことにより、ソース
領域あるいはドレイン領域の高濃度不純物層１６が形成
される。
【００２５】次に、１００ｎｍ以下の気相成長シリコン
酸化膜を成長させ、ＨＦとＮＨ4Ｆの混合水溶液で選択
的にエッチングすることにより、所定のシリコン基板領
域を露出させる。続いて、例えばチタンを３０〜１００
ｎｍ程度の膜厚でスパッタし、酸素を５０ｐｐｍ以下に
制御した窒素雰囲気中において６５０〜７５０℃の温度
で数秒〜６０秒程度の瞬間アニールを行うことにより、
開口したシリコン基板表面にチタンのモノシリサイド層
が、シリコン酸化膜１８上にはチタンリッチのＴｉＮ層
が形成される。次いで、ＮＨ4ＯＨとＨ2Ｏ2の混合水溶
液中に浸漬すると、前記ＴｉＮ層はエッチング除去され
てシリコン基板表面のみにチタンのモノシリサイド層が
残る。さらに、７５０〜８５０℃のランプアニールを行
って、前記モノシリサイド層をダイシリサイド化させ
て、高濃度不純物層１６の表面に自己整合的にチタンシ
リサイド層１９が形成される。
【００２６】なお、ゲート電極１４をポリシリコンのみ
で形成して選択エッチングで露出させた場合には、ゲー
ト電極とソース，ドレイン領域の両者が側壁スペーサで
分離されたチタンサリサイド構造になる。
【００２７】（Ｂ）次に、図１（Ｂ）に示す工程につい
て説明する。
【００２８】（第１の層間絶縁膜の形成）第１の層間絶
縁膜Ｉ１として、まず、テトラエトキシラン（ＴＥＯ
Ｓ）と酸素とをプラズマ反応させることにより、膜厚１
００〜２００ｎｍのシリコン酸化膜２０が形成される。
このシリコン酸化膜２０は、シリサイド層１９の酸化や
カスピングもなく、ＳｉＨ4から成長させた膜より絶縁
性も高くフッ化水素の水溶液に対するエッチング速度も
遅く、緻密な膜となる。
【００２９】ここでは、チタンシリサイド層１９上に直
接シリコン酸化膜を形成させるが、このときの成膜温度
が高いと成膜初期に酸化性ガスとチタンシリサイドとが
簡単に反応してクラックや剥離を生じ易いため、処理温
度は好ましくは６００℃以下、より好ましくは２５０〜
４００℃で行うことが望ましい。そして、シリコン酸化
膜がチタンシリサイド層１９上に１００ｎｍ程度の膜厚
で前述した比較的低温で形成された後は、水蒸気以外の
酸化雰囲気にさらされるアニールや気相酸化処理であれ
ば、温度を９００℃位まで上げても問題とならない。
【００３０】次に、第１の層間絶縁膜Ｉ１として、前記
シリコン酸化膜２０上に、ＳｉＨ4あるいはＴＥＯＳな
どのシラン化合物と、酸素やオゾン等と、リンおよびホ
ウ素とを含むガスを気相反応させることにより、膜厚数
百ｎｍ〜１μｍ位のＢＰＳＧ膜３０が形成される。その
後、窒素雰囲気中で８００〜９００℃のアニールを行
い、高温フローによる平坦化を行う。なお、ＢＰＳＧ膜
３０の高温フローを行う代わりに、一般的に用いられる
ＳＯＧ膜を用いて平坦化を行うこともできる。
【００３１】（コンタクトホールの形成）次いで、ＣＨ
Ｆ3とＣＦ4とを主ガスとした反応性イオンエッチャーで
層間絶縁膜を構成するＢＰＳＧ膜３０およびシリコン酸
化膜２０を選択的に異方性エッチングすることにより、
口径が０．２〜０．５μｍのコンタクトホール３２が形
成される。
【００３２】（Ｃ）次に、図１（Ｃ）に示す工程につい
て説明する。
【００３３】（脱ガス処理）まず、本発明が特徴とする
脱ガス工程を含む熱処理ついて説明する。
【００３４】ランプチャンバで、１×１０-4Ｐａ以下の
ベース圧力、１５０〜２５０℃の温度で３０〜６０秒間
のランプ加熱（熱処理Ａ）を施す。次いで、別のチャン
バで０．１〜１．０Ｐａの圧力でアルゴンガスを導入
し、３００〜５５０℃の温度で、３０〜１２０秒間の熱
処理（脱ガス工程；熱処理Ｂ）を行うことによって、脱
ガス処理を行う。
【００３５】この工程においては、まず、熱処理Ａにお
いて、主として、ウエハの裏面および側面を含むウエハ
全体を加熱処理することにより、ウエハに付着している
水分などを除去できる。
【００３６】さらに、熱処理Ｂにおいて、主として、第
１の層間絶縁膜Ｉ１を構成するＢＰＳＧ膜３０中のガス
化成分（Ｏ，Ｈ，Ｈ2Ｏ，Ｎ）を除去することができ
る。その結果、次工程のバリア層およびアルミニウム膜
の形成時に、ＢＰＳＧ膜からのガス化成分の発生が防止
できる。
【００３７】本実施の形態においては、バリア層３３
は、バリア機能を有するバリア膜と、導電膜とからなる
多層膜によって構成される。導電膜は、高抵抗のバリア
膜とシリコン基板に形成された不純物拡散層、つまりソ
ース領域あるいはドレイン領域との導電性を高めるため
に、バリア膜と不純物拡散層との間に形成される。バリ
ア膜としては、一般的な物質、例えばチタン，コバルト
などのナイトライドを好ましく用いることができる。ま
た、導電膜としては、チタン，コバルトなどの高融点金
属を用いることができる。これらのチタンおよびコバル
トは基板を構成するシリコンと反応してシリサイドとな
る。
【００３８】バリア層、例えばＴｉＮ膜／Ｔｉ膜は数十
原子％のガス化成分（Ｏ，Ｈ，Ｈ2Ｏ，Ｎ）を固溶する
ことから、これらの膜を形成する前に、層間絶縁膜Ｉ１
のＢＰＳＧ膜３０中のガス化成分を除去することが、コ
ンタクトホール内でのアルミニウム膜の成膜を良好に行
う上で、極めて有効である。バリア層の下位のＢＰＳＧ
膜中のガス化成分を十分に除去しておかないと、バリア
層の形成時の温度（通常、３００℃以上）で、ＢＰＳＧ
膜中のガス化成分が放出され、このガスがバリア層中に
取り込まれる。さらに、このガスがアルミニウム膜の成
膜時にバリア層から離脱してバリア層とアルミニウム膜
との界面に出てくるため、アルミニウム膜の密着性や流
動性に悪影響を与える。
【００３９】（バリア層の成膜）スパッタ法により、バ
リア層３３を構成する導電膜として、チタン膜を２０〜
７０ｎｍの膜厚で形成し、次いで、別のチャンバで、バ
リア膜としてＴｉＮ膜を３０〜１５０ｎｍの膜厚で形成
する。スパッタの温度は、膜厚に応じて、２００〜４５
０℃の範囲で選択される。
【００４０】次に、１０〜１００Ｐａの圧力で酸素プラ
ズマ中に１０〜１００秒間さらし、４５０〜７００℃の
窒素または水素雰囲気中で１０〜６０分間にわたってア
ニール処理することにより、バリア層中に酸化チタンを
島状に形成することができる。この処理によりバリア層
のバリア性を向上させることができることを確認してい
る。
【００４１】また、このアニール処理は、少なくとも数
百ｐｐｍ〜数％の酸素を含むランプアニール炉における
４００〜８００℃の熱処理によっても行うことができ、
同様にバリア層のバリア性を向上させることができる。
【００４２】（アルミニウム膜の成膜前の熱処理）ま
ず、ウエハの冷却を行う前に、ランプチャンバ内におい
て、１×１０-4Ｐａ以下のベース圧力、１５０〜２５０
℃の温度で３０〜６０秒間の熱処理（熱処理Ｃ）を行
い、基板に付着した水などの物質を除去する。
【００４３】（ウエハの冷却）アルミニウム膜を成膜す
る前に、基板温度を１００℃以下、好ましくは常温〜５
０℃の温度に下げる。この冷却工程は、上記熱処理によ
り上昇した基板温度を下げるために重要なものである。
【００４４】このように、ウエハの冷却を行うことによ
り、第１のアルミニウム膜を成膜する際に、ＢＰＳＧ膜
３０およびバリア層３３、さらにウエハ全面から放出さ
れるガス量を極力少なくすることができる。その結果、
バリア層３３と第１のアルミニウム膜３４との界面に吸
着する、カバレッジ性や密着性に有害なガスの影響を防
ぐことができる。
【００４５】この冷却工程は、アルミニウム膜を成膜す
るための同一の構成のチャンバを複数有するスパッタ装
置を兼用して行われることが望ましい。例えばスパッタ
装置内における水冷機能を有するステージ上に基板を載
置して該基板温度を所定温度まで下げることが望まし
い。以下に、この冷却工程について詳述する。
【００４６】図３（ａ）は、水冷機能を有するステージ
を含むスパッタ装置の一例の模式図を、図３（ｂ）は、
ステージの一例の平面図を示す。
【００４７】このスパッタ装置は、同一の構成のチャン
バ５０を複数備えたものである。チャンバ５０内に、電
極をかねるターゲット５１およびステージをかねる電極
５２を有し、電極５２上には冷却される基板（ウエハ）
Ｗが設置されるように構成されている。チャンバ５０に
は、チャンバ内を真空にするための排気手段６０および
アルミニウムをスパッタリングする際にガスをチャンバ
内に供給する第１のガス供給路５３が設けられている。
電極５２は、ウエハＷを電極５２上に載置した際に、電
極５２とウエハＷとの間に所定の空間が生じるように、
具体的には図３（ｂ）のように、電極５２の上面の外周
部分に沿って、突起状の支持部５２ａが設けられてい
る。さらに、電極５２には、第２のガス供給路５４が接
続され、熱伝導媒体としてのガス、たとえばアルゴンガ
スは、第２のガス供給路５４から、電極５２とウエハＷ
との間の空間に供給される。また、電極５２は、ウエハ
Ｗを冷却するための冷却システムの役割も兼務してい
る。電極５２は、冷媒供給路５６から供給される冷媒、
たとえば水の還流により一定温度に調節される。電極５
２の上面は、たとえば図３（ｂ）に示すように、前記空
間に均一にガスを供給させるため、所定のパターンで溝
５８が形成され、溝が交差する部分に第２のガス供給路
の吹き出し口５４ａが設けられている。
【００４８】上記のスパッタ装置は以下のように動作し
て、ウエハを冷却する。
【００４９】チャンバ内を排気手段６０により６×１０
-6Ｐａ以下の真空にした状態において、電極５２の支持
部５２ａ上にウエハＷを載置する。電極５２とウエハＷ
間の熱伝導媒体としての役割を果たすガスを、第２のガ
ス供給路５４から、電極５２とウエハＷとの間の空間に
導入し、該空間の圧力を６００〜１０００Ｐａに保ち、
かつ、該空間からチャンバ内に漏出したガスを排気手段
６０で排気しながら、ウエハＷを冷却する。
【００５０】ウエハＷを冷却をする際、冷却効率を保つ
ために電極５２とウエハＷとの間の空間に、ある程度の
圧力が必要である。つまり、ウエハＷの冷却効率を高め
るためには、電極５２とウエハＷとの間の熱コンダクタ
ンスを向上させる必要があり、この向上のためには、電
極５２とウエハＷとの間の空間のガス（熱伝導媒体）の
圧力を高める必要がある。
【００５１】基板の冷却方法として、真空チャンバにお
いて、チャンバ内の冷却機構を有するステージ上に基板
を載置して冷却を行う方法が考えられる。この冷却工程
によると、ステージと基板との間の空間に直接にガスを
供給するのではなく、該空間の圧力をチャンバ内の圧力
に依存させるため、ステージと基板との間の空間の圧力
を高めるためには、チャンバ内の圧力を高める必要があ
る。しかし、冷却効率を高めるために、チャンバ内の圧
力を高めると、それだけチャンバ内のガス分子が増すの
で、ウエハＷの上面がガス分子によって汚染され易くな
るという事態が生じ、それによりアルミニウムのリフロ
ーを害し、ボイドの発生および配線の高抵抗化につなが
ることがある。逆にウエハーの汚染を防止するため、チ
ャンバ内の圧力を低くすると、ウエハーとステージとの
間の空間の圧力も低下し、これによりウエハーとステー
ジとの間の熱コンダクタンスが低下し、その結果、冷却
効率に悪影響が及ぼされることになる。
【００５２】上記した本実施の形態の冷却工程によれ
ば、電極５２とウエハＷの離面との間にガスを流入さ
せ、それにより電極５２とウエハＷとの間の空間の圧力
を確保するため、該空間の圧力は、チャンバ内の圧力か
ら独立して制御できる。このため、基板とステージとの
間の熱伝導媒体の確保の観点から、チャンバ内の圧力
を、前記空間の圧力と独立して、圧力１×１０-3〜０．
１Ｐａまで抑えることができる。これにより、ガス分子
による基板の上面の汚染を確実に防止することができ、
その結果、アルミニウムのリフロー性の向上および低抵
抗化がもたらされる。さらに、チャンバ内の圧力を高め
ることなく、前記空間の圧力を、６００〜１３００Ｐａ
の範囲に設定することができるために、熱コンダクタン
スが向上し、冷却効率を高めることができる。このよう
に、この冷却工程によれば、ウエハＷと電極５２との間
の空間の圧力を高めつつ、チャンバ内の圧力を下げるこ
とができるので、基板の汚染を防ぎながら、良好な冷却
効率を得ることができる。
【００５３】（アルミニウム膜の成膜）まず、２００℃
以下、より好ましくは３０〜１００℃の温度で、０．２
〜１．０重量％の銅を含むアルミニウムを膜厚１５０〜
３００ｎｍでスパッタによって高速度で成膜し、第１の
アルミニウム膜３４が形成される。続いて、同一チャン
バ内で基板温度４２０〜４６０℃に加熱して、同様に銅
を含むアルミニウムをスパッタにより低速度で成膜し、
膜厚３００〜６００ｎｍの第２のアルミニウム膜３５が
形成される。ここで、アルミニウム膜の成膜において、
「高速度」とは、成膜条件や製造されるデバイスの設計
事項によって一概に規定できないが、おおよそ１０ｎｍ
／秒以上のスパッタ速度を意味し、「低速度」とは、お
およそ３ｎｍ／秒以下のスパッタ速度を意味する。
【００５４】アルミニウムのスパッタは、前述のウエハ
の冷却の際に用いられたスパッタ装置内で行われる。こ
のように、真空雰囲気が保たれた同一の装置内で冷却工
程およびアルミニウムの成膜の工程を行うことにより、
基板の移動、設置の工程の減少が図られ、その結果、工
程の簡便化および基板の汚染を防止することができる。
【００５５】ここで、第１のガス供給路５３および第２
のガス供給路５４からは、いずれもアルゴンガスが供給
される。そして、第２のガス供給路５４から供給される
ガスによって、ウエハＷの温度が制御される。
【００５６】このようなスパッタ装置を用いて基板温度
をコントロールした一例を図４に示す。図４において、
横軸は経過時間を示し、縦軸は基板（ウエハ）温度を示
す。また、図４において、符号ａで示すラインはスパッ
タ装置のステージ５２の温度を３５０℃に設定したとき
の基板温度変化を示し、符号ｂで示すラインは第２のガ
ス供給路５４を通して高温のアルゴンガスをチャンバ内
に供給することによってステージ５２の温度を高めてい
ったときの基板温度の変化を示している。
【００５７】例えば、基板の温度制御は以下のように行
われる。まず、ステージ５２の温度は、予め、第２のア
ルミニウム膜を形成するための温度（３５０〜５００
℃）に設定されている。第１のアルミニウム膜を形成す
る際には、第２のガス供給路５４からのガスの供給はな
く、基板温度はステージ５２による加熱によって、図４
の符号ａで示すように徐々に上昇する。第２のアルミニ
ウム膜を形成する際には、第２のガス供給路５４を介し
て加熱されたガスが供給されることによって図４の符号
ｂで示すように、基板温度は急激に上昇し、所定の温度
で一定になるように制御される。
【００５８】図４に示す例では、ステージ温度が３５０
℃に設定され、そして、基板温度が１２５〜１５０℃に
設定されている間に第１のアルミニウム膜３４が成膜さ
れ、その後すぐに第２のアルミニウム膜３５の成膜が行
われる。
【００５９】アルミニウム膜の成膜においては、成膜速
度および基板温度制御とともに、スパッタ装置に印加さ
れるパワーの制御も重要である。つまり、成膜速度とも
関連するが、第１のアルミニウム膜３４の成膜は高いパ
ワーで行われ、第２のアルミニウム膜３５は低いパワー
で行われ、さらに高いパワーから低いパワーに切り換え
る際にパワーをゼロにしないことが重要である。パワー
をゼロにすると、減圧下においても第１のアルミニウム
膜の表面に酸化膜が形成され、第１のアルミニウム膜に
対する第２のアルミニウム膜の濡れ性が低下し、両者の
密着性が悪くなる。言い換えれば、パワーを常に印加す
ることにより、成膜中のアルミニウム膜の表面に活性な
アルミニウムを供給し続けることができ、酸化膜の形成
を抑制できる。なお、パワーの大きさは、スパッタ装置
や成膜条件などに依存し一概に規定できないが、例えば
図４に示す温度条件の場合、高パワーが５〜１０ｋＷ、
低パワーが３００Ｗ〜１ｋＷに設定されることが望まし
い。
【００６０】このように、同一チャンバ内で第１のアル
ミニウム膜３４および第２のアルミニウム膜３５を連続
的に成膜することにより、温度およびパワーの制御を厳
密に行うことができ、従来よりも低温でかつ安定したア
ルミニウム膜を効率よく形成することが可能となる。
【００６１】前記第１のアルミニウム膜３４の膜厚は、
良好なステップカバレッジで連続層を形成することがで
きること、並びに該アルミニウム膜３４より下層のバリ
ア層３３および層間絶縁膜を構成するＢＰＳＧ膜３０か
らのガス化成分の放出を抑制できることなどを考慮し
て、適正な範囲が選択され、例えば２００〜４００ｎｍ
が望ましい。また、第２のアルミニウム膜３５は、コン
タクトホールの大きさ並びにそのアスペクト比などによ
って決定され、例えばアスペクト比が３程度で０．５μ
ｍ以下のホールを埋めるためには、３００〜１０００ｎ
ｍの膜厚が必要である。
【００６２】（反射防止膜の成膜）さらに、別のスパッ
タチャンバで、スパッタによりＴｉＮを堆積することに
より、膜厚３０〜８０ｎｍの反射防止膜３６が形成され
る。その後、Ｃｌ2とＢＣｌ3のガスを主体とする異方性
ドライエッチャーで前記バリア層３３、第１のアルミニ
ウム膜３４、第２のアルミニウム膜３５および反射防止
膜３６からなる堆積層を選択的にエッチングして、第１
の金属配線層４０のパターニングを行う。
【００６３】このようにして形成された金属配線層４０
では、アスペクト比が０．５〜３で、口径が０．２〜
０．８μｍのコンタクトホール内において、ボイドを発
生させることなく良好なステップカバレッジでアルミニ
ウムが埋め込まれることが確認された。
【００６４】（Ｄ）次に、図２（Ａ）に示す工程につい
て説明する。
【００６５】（第２の層間絶縁膜の形成）第２の層間絶
縁膜Ｉ２として、前記第１の金属配線層４０が形成され
た基体、すなわち、ＭＯＳ素子が形成されたシリコン基
板１１ならびに第１の層間絶縁膜Ｉ１および第１の金属
配線層４０からなる第１の配線領域Ｌ１上に、３層のシ
リコン酸化膜からなる層間絶縁膜６０を形成する。層間
絶縁膜６０は、ＳｉＨ4あるいはＴＥＯＳなどのシラン
化合物と、酸素やオゾン，Ｎ2Ｏ等を含むガスを気相反
応させることにより形成された、膜厚１００〜２００ｎ
ｍの第１のシリコン酸化膜（ベース層）６０ａ、１００
Ｐａ以下の減圧下で窒素ガスをキャリアとして、ＳｉＨ
4とＨ2Ｏ2とを反応させて形成された、膜厚５００〜８
００ｎｍの第２のシリコン酸化膜６０ｂ、および、前記
第１のシリコン酸化膜６０ａと同様にして形成された、
膜厚２００〜５００ｎｍの第３のシリコン酸化膜６０ｃ
からなる。
【００６６】ここで、前記第２のシリコン酸化膜６０ｂ
は、モノシラン、ジシラン、ＳｉＨ2Ｃｌ2、ＳｉＦ4、
ＣＨ3ＳｉＨ3などの無機シラン化合物、およびトリプロ
ピルシラン、テトラエトキシシランなどの有機シラン化
合物から選択される少なくとも１種のシリコン化合物
と、過酸化水素とを、１０℃以下の温度で減圧ＣＶＤ法
によって反応させることにより形成することができる。
前記第２のシリコン酸化膜６０ｂは、それ自体で高い流
動性を有し、優れた自己平坦化特性を有する。
【００６７】（ビアホールの形成）次いで、ＣＨＦ3と
ＣＦ4とを主ガスとした反応性イオンエッチャーで第２
の層間絶縁膜６０（Ｉ２）および反射防止膜３６を選択
的に異方性エッチングすることにより、口径が０．２〜
０．５μｍのビアホール６２が形成される。
【００６８】（Ｅ）次に、図２（Ｂ）に示す工程につい
て説明する。
【００６９】（脱ガス処理）まず、本発明が特徴とする
脱ガス工程を含む熱処理ついて説明する。
【００７０】ランプチャンバで、１×１０-4Ｐａ以下の
ベース圧力、１５０〜２５０℃の温度で３０〜６０秒間
のランプ加熱（熱処理Ｄ）を施す。次いで、別のチャン
バで０．１〜１．０Ｐａの圧力でアルゴンガスを導入
し、３００〜５５０℃の温度で、３０〜１２０秒間の熱
処理（脱ガス工程；熱処理Ｅ）を行うことによって、脱
ガス処理を行う。
【００７１】この工程においては、まず、熱処理Ｄにお
いて、主として、ウエハの裏面および側面を含むウエハ
全体を加熱処理することにより、ウエハに付着している
水分などを除去できる。
【００７２】さらに、熱処理Ｅにおいて、主として、第
２の層間絶縁膜Ｉ２中のガス化成分（Ｏ，Ｈ，Ｈ2Ｏ，
Ｎ）を除去することができる。その結果、次工程のウェ
ッテング層およびアルミニウム膜の形成時に、層間絶縁
膜Ｉ２からのガス化成分の発生が防止できる。
【００７３】本実施の形態においては、ウェッテング
層、例えばＴｉ膜は数原子％のガス化成分（Ｏ，Ｈ，Ｈ
2Ｏ，Ｎ）を固溶することから、この膜を形成する前
に、第２の層間絶縁膜Ｉ２中のガス化成分を除去するこ
とが、ビアホール内でのアルミニウム膜の成膜を良好に
行う上で、極めて有効である。ウェッテング層の下位の
層間絶縁膜Ｉ２中のガス化成分を十分に除去しておかな
いと、ウェッテング層の形成時に、層間絶縁膜Ｉ２中の
ガス化成分が放出され、このガスがウェッテング層中に
取り込まれる。さらに、このガスがアルミニウム膜の成
膜時にウェッテング層から離脱してウェッテング層とア
ルミニウム膜との界面に出てくるため、アルミニウム膜
の密着性や流動性に悪影響を与える。
【００７４】（ウェッテング層の成膜）スパッタ法によ
り、ウェッテング層６３を構成する膜として、例えばチ
タン膜を２０〜７０ｎｍの膜厚で形成する。スパッタの
温度は、好ましくは１００℃以下、より好ましくは２５
℃以下である。
【００７５】ウェッテング層６３の形成方法は、ビアホ
ール６２でのアルミニウム膜の埋込に極めて重大な影響
を与える。その理由は、以下のようである。ビアホール
６２内に形成される第２のアルミニウム膜６５は、４２
０〜４６０℃の高い温度でスパッタによって成膜され
る。その際に、ビアホールの上部でのウェッテング層が
厚いと、ウェッテング層を構成する物質とアルミニウム
とが反応して両者の化合物あるいは合金（例えば、ウェ
ッテング層がチタンからなるときは、アルミニウム−チ
タン合金）が形成されて、ビアホールの上端部がこの化
合物あるいは合金によって塞がれ、いわゆるピンチオフ
の状態を発生する。このピンチオフ状態では、第２のア
ルミニウム膜の成膜中にビアホールの内部へのアルミニ
ウムの流動が阻害されて、アルミニウム膜にボイドが発
生しやすい。
【００７６】このようなボイドの発生を防止するには、
ウェッテング層６３の膜厚は、ビアホール６２のボトム
およびその付近では厚く、それ以外のビアホール６２の
上端部および側壁部では薄く形成されることが望まし
い。このように膜厚が制御されたウェッテング層６３を
形成するには、コリメータスパッタ法やロングスロース
パッタ法を採用することが好ましい。本願発明者らによ
れば、これらの方法によってウェッテング層を形成する
ことによって、口径が０．２μｍでアスペクト比が３以
上（３〜６）のビアホールで、ピンチオフおよびボイド
の発生がなく、良好なアルミニウム膜の成膜ができるこ
とを確認している。
【００７７】（アルミニウム膜の成膜前の熱処理）ま
ず、ウエハの冷却を行う前に、ランプチャンバ内におい
て、１×１０-4Ｐａ以下のベース圧力、１５０〜２５０
℃の温度で３０〜６０秒間の熱処理（熱処理Ｆ）を行
い、基板に付着した水などの物質を除去する。
【００７８】（アルミニウム膜の成膜前のウエハの冷
却）アルミニウム膜を成膜する前に、基板温度を１００
℃以下、好ましくは常温〜５０℃の温度に下げる。この
冷却工程は、ウェッテング層６３のスパッタ時に上昇し
た基板温度を下げるために重要なものである。
【００７９】このようにウエハの冷却を行うことによ
り、第１のアルミニウム膜６４を成膜する際に、第２の
層間絶縁膜Ｉ２およびウェッテング層６３、さらにウエ
ハ全面から放出されるガス量を極力少なくすることがで
きる。その結果、ウェッテング層６３と第１のアルミニ
ウム膜６４との界面に吸着する、カバレッジ性や密着性
に有害なガスの影響を防ぐことができる。
【００８０】この冷却工程は、この冷却後に行われるア
ルミニウム膜の成膜をするためのスパッタ装置を兼用し
て行われることが望ましい。また、この冷却工程におい
ても、図３（ａ）に示したようなスパッタ装置を用いる
ことができ、前述した、バリア層の表面にアルミニウム
を成膜する前に行われる冷却工程と同じ理由から、該工
程と同様な工程をとることが望ましい。これにより、ウ
エハＷと電極５２との間の空間の圧力を高めつつ、チャ
ンバ内の圧力を下げることができるので、基板の汚染を
防ぎながら、良好な冷却効率を得ることができる。
【００８１】（アルミニウム膜の成膜）まず、２００℃
以下、より好ましくは３０〜１００℃の温度で、０．２
〜１．０重量％の銅を含むアルミニウムを膜厚１５０〜
３００ｎｍでスパッタによって高速度で成膜し、第１の
アルミニウム膜６４が形成される。続いて、同一チャン
バ内で基板温度４２０〜４６０℃に加熱して、同様に銅
を含むアルミニウムをスパッタにより低速度で成膜し、
膜厚３００〜６００ｎｍの第２のアルミニウム膜６５が
形成される。ここで、アルミニウム膜の成膜において、
「高速度」とは、成膜条件や製造されるデバイスの設計
事項によって一概に規定できないが、おおよそ１０ｎｍ
／秒以上のスパッタ速度を意味し、「低速度」とは、お
およそ３ｎｍ／秒以下のスパッタ速度を意味する。
【００８２】アルミニウムのスパッタは、アルミニウム
膜を成膜する前に行ったウエハの冷却の際に用いられた
スパッタ装置内で行われる。このように、同一の装置内
で冷却工程およびアルミニウムの成膜の工程を行うこと
により、基板の移動、設置の工程の減少が図られ、その
結果、工程の簡便化および基板の汚染を防止することが
できる。
【００８３】ここで、第１のガス供給路５３および第２
のガス供給路５４からは、いずれもアルゴンガスが供給
される。そして、第２のガス供給路５４から供給される
ガスによって、ウエハＷの温度が制御される。
【００８４】前記スパッタ装置の構成、ウェハの温度制
御およびスパッタ時のパワーについては、第１の金属配
線層４０の場合と同様なので、詳細な説明を省略する。
【００８５】同一チャンバ内で第１のアルミニウム膜６
４および第２のアルミニウム膜６５を連続的に成膜する
ことにより、温度およびパワーの制御を厳密に行うこと
ができ、従来よりも低温でかつ安定したアルミニウム膜
を効率よく形成することが可能となる。
【００８６】前記第１のアルミニウム膜６４の膜厚は、
良好なステップカバレッジで連続層を形成することがで
きること、並びに該アルミニウム膜６４より下層のウェ
ッテング層６３および第２の層間絶縁膜Ｉ２からのガス
化成分の放出を抑制できることなどを考慮して、適正な
範囲が選択され、例えば２００〜４００ｎｍが望まし
い。また、第２のアルミニウム膜６５は、ビアホール６
２の大きさ並びにそのアスペクト比などによって決定さ
れ、例えばアスペクト比が３程度で０．５μｍ以下のホ
ールを埋めるためには、３００〜１０００ｎｍの膜厚が
必要である。
【００８７】（反射防止膜の成膜）さらに、別のスパッ
タチャンバで、スパッタによりＴｉＮを堆積することに
より、膜厚３０〜８０ｎｍの反射防止膜６６が形成され
る。その後、Ｃｌ2とＢＣｌ3のガスを主体とする異方性
ドライエッチャーで前記ウェッテング層６３、第１のア
ルミニウム膜６４、第２のアルミニウム膜６５および反
射防止膜６６からなる堆積層を選択的にエッチングし
て、第２の金属配線層７０のパターニングを行う。
【００８８】このようにして形成された金属配線層７０
では、アスペクト比が０．５〜６で、口径が０．２〜
０．８μｍのビアホール内において、ボイドを発生させ
ることなく良好なステップカバレッジでアルミニウムが
埋め込まれることが確認された。
【００８９】以後、必要に応じて、第２の配線領域Ｌ２
と同様にして第３、第４…の多層配線領域を形成するこ
とができる。
【００９０】以上の方法によって、本発明に係る半導体
装置（図２（Ｂ）参照）を形成することができる。この
半導体装置は、ＭＯＳ素子を含むシリコン基板１１、前
記シリコン基板１１の上に形成された第１の配線領域Ｌ
１およびこの配線領域Ｌ１上に形成された第２の配線領
域Ｌ２を有する。
【００９１】第１の配線領域Ｌ１は、熱処理によってガ
ス化成分が除去されたＢＰＳＧ膜３０とシリコン酸化膜
２０からなる第１の層間絶縁膜Ｉ１、前記層間絶縁膜Ｉ
１に形成されたコンタクトホール３２、前記層間絶縁膜
Ｉ１および前記コンタクトホール３２の表面に形成され
たバリア層３３、および前記バリア層３３の上に形成さ
れた、アルミニウムあるいはアルミニウムを主成分とす
る合金からなるアルミニウム膜３４，３５、を有する。
そして、前記アルミニウム膜３４は、バリア層３３を介
してチタンシリサイド層１９に接続されている。
【００９２】第２の配線領域Ｌ２は、熱処理によってガ
ス化成分が除去されたシリコン酸化膜６０からなる第２
の層間絶縁膜Ｉ２、前記層間絶縁膜Ｉ２に形成されたビ
アホール６２、前記層間絶縁膜Ｉ２および前記ビアホー
ル６２の表面に形成されたウェッテング層６３、および
前記ウェッテング層６３の上に形成された、アルミニウ
ムあるいはアルミニウムを主成分とする合金からなるア
ルミニウム膜６４，６５、を有する。
【００９３】（実験例） （１）図５および図６に、第２の配線領域Ｌ２における
脱ガス工程の有無によってウエハから放出されるガスの
量（分圧）の相違を調べるために行った実験結果を示
す。
【００９４】図５および図６において、横軸はアルミニ
ウム膜の形成前に行われる熱処理（熱処理Ｆ）から第２
のアルミニウム膜６５の成膜後に至るまでの処理のタイ
ミングを示し、縦軸はチャンバ内の残留ガスの分圧を示
している。図５および６において、符号Ａで示すライン
は、第２の層間絶縁膜Ｉ２の形成後に脱ガス工程を経た
場合、符号Ｂで示すラインは、第２の層間絶縁膜Ｉ２の
形成後に脱ガス工程を経ない場合、を示す。この実験例
では、脱ガス工程は、気圧０．２７Ｐａ、度４６０℃、
時間１２０秒で行われた。
【００９５】各図において、横軸の符号ａおよびｂは、
アルミニウム膜の成膜前に行われる熱処理Ｆ（第１のチ
ャンバ）におけるタイミングを示し、符号ａは第１のチ
ャンバ内にウエハを入れた直後の時、符号ｂはランプ加
熱によってウエハを２５０℃で６０秒間加熱した時、を
示す。第１のチャンバでは、気圧は２．７×１０-6Ｐａ
に設定されている。
【００９６】符号ｃおよびｄは、ウエハの冷却工程（第
２のチャンバ）におけるタイミングを示し、符号ｃは第
２のチャンバ内にウエハを入れた直後の時、符号ｄはウ
エハの温度を２０℃まで冷却した時、を示す。第２のチ
ャンバでは、気圧は０．２７Ｐａに設定されている。そ
して、分圧を測定する際には、チャンバの気圧を２．７
×１０-6Ｐａまで減圧した。
【００９７】符号ｅ、ｆおよびｇは、アルミニウム膜の
成膜工程（第３のチャンバ）におけるタイミングを示
し、符号ｅは第３のチャンバ内にウエハを入れた直後の
時、符号ｆは第１のアルミニウム膜を成膜した直後の
時、および符号ｇは第２のアルミニウム膜を成膜した直
後の時、を示す。第３のチャンバでは、気圧は０．２７
Ｐａに設定されている。そして、分圧を測定する際に
は、チャンバの気圧を２．７×１０-6Ｐａまで減圧し
た。
【００９８】図５および図６から、第２の層間絶縁膜Ｉ
２の成膜後であってウェッテング層６３の成膜前に脱ガ
ス処理を行うことにより、その後の熱処理およびアルミ
ニウム膜の成膜時に、水および窒素がほどんど発生しな
いことが確認された。これに対し、前記脱ガス工程を経
ない場合には、その後の熱処理、特に符号ｂで示す熱処
理Ｆの時に、水および窒素が共に多量に放出されている
ことがわかる。
【００９９】なお、第１の配線領域Ｌ１においても、図
５および図６に示す結果とほぼ同じ実験結果を得てい
る。
【０１００】（２）アルミニウム膜の成膜前における、
ウエハの冷却工程の有無によって、アルミニウムの成膜
にどのような影響がもたらされるかを調べるために実験
を行ったところ以下の知見が得られた。なお、アルミニ
ウムの成膜は、ビアホールのアスペクト比３．１８、層
間絶縁膜の膜厚１１４８ｎｍの条件において行った。図
８（ａ）は、ウエハを熱処理Ｆの温度１２０℃から２０
℃に冷却した後に、アルミニウムを成膜した場合におけ
る、ウエハの断面の電子顕微鏡写真から求めた図を示
し、図８（ｂ）は、ウエハを冷却せずに、１２０℃でア
ルミニウムを成膜した場合におけるウエハの断面の電子
顕微鏡写真から求めた図を示す。
【０１０１】ウエハを冷却した場合のアルミニウムの成
膜後の基板と、冷却をしない場合のそれとを比較検討し
たところ、冷却をした場合においては、図８（ａ）に示
すように、ビアホールに第１および第２のアルミニウム
膜が極めて良好に埋め込まれていたのに対し、冷却をし
ない場合においては、ウエハ上の層間絶縁膜に設けられ
た全ビアホールのうち、３割程度のビアホールで、図８
（ｂ）に示すようにビアホールの底部にアルミニウム膜
が完全に埋め込まれず、空間（ボイド）１００が生じて
しまった。
【０１０２】ウエハの冷却が十分に行われた場合（図８
（ａ）参照）には、第２の層間絶縁膜とアルミニウム膜
との間に、約２０ｎｍのチタン，ケイ素および酸素のア
モルファス層と、Ａｌ3ＴｉおよびＡｌＴｉの混合反応
層とが存在することが確認された。そして、この混合反
応層には水や水素などのガス化成分がほとんどないた
め、混合反応層は第１の金属配線層に強固に密着して形
成されている。その結果、ビアホール内のアルミニウム
膜（６４，６５）と、第１の金属配線層４０とは、低く
て安定した接触抵抗で接続される。
【０１０３】これに対し、ウエハの冷却が行われない場
合（図８（ｂ）参照）には、チタン，ケイ素および酸素
のアモルファス層が存在せず、Ａｌ3Ｔｉ反応層が形成
される。この反応層にはガス化成分が多く含まれる。そ
の結果、第２のアルミニウム膜を成膜する際に、反応層
からガスが発生してボイドの原因となる。そして、ボイ
ドは、ビアホール内のアルミニウム膜と第１の金属配線
層との接触抵抗を大きくするだけでなく、エレクトロマ
イグレーションおよびストレスマイグレーションを発生
させ、半導体装置の信頼性に重大な悪影響を及ぼす。
【０１０４】（３）図７は、セシウム１次イオンの照射
による２次イオン質量分析法（ＳＩＭＳ）による測定結
果を示す。図７は、第２の金属配線層７０の膜構造（Ｔ
ｉＮ膜／Ａｌ膜／Ｔｉ膜）について求めたＳＩＭＳのデ
ータである。図７において、左側の縦軸は、Ａｌ膜にお
ける、シリコン、水素、窒素および酸素を定量的に示
し、右側の縦軸はＡｌ膜以外の層の２次イオン強度を示
している。
【０１０５】図７から、Ａｌ膜中では、Ｈ，ＯおよびＮ
は、バックグラウンド・レベルであってＳＩＭＳでの限
界検出濃度以下であり、ほとんど固溶されないことが確
認された。
【０１０６】本発明において、上述したように、コンタ
クトホール３２およびビアホール６２に、第１および第
２のアルミニウム膜３４，３５ならびに第１および第２
のアルミニウム膜６４，６５がそれぞれ良好に埋め込ま
れた理由としては、以下のことが考えられる。
【０１０７】（ａ）脱ガス工程を行うことにより、各層
間絶縁膜Ｉ１、Ｉ２、特にＢＰＳＧ膜３０ならびにシリ
コン酸化膜６０に含まれる水や窒素をガス化して充分に
放出することにより、その後の第１のアルミニウム膜３
４および第２のアルミニウム３５、あるいは第１のアル
ミニウム膜６４および第２のアルミニウム６５の成膜に
おいて、ＢＰＳＧ膜３０およびバリア層３３、あるいは
シリコン酸化膜６０およびウェッテング層６３からのガ
スの発生を防止することができる。その結果、バリア層
３３と第１のアルミニウム膜３４、ならびにウェッテン
グ層６３と第１のアルミニウム膜６４との密着性を高
め、良好なステップカバレッジの成膜が可能である。
【０１０８】（ｂ）第１のアルミニウム膜３４および６
４の成膜において、基板温度を２００℃以下の比較的低
温に設定することにより、ＢＰＳＧ膜３０およびバリア
層３３、ならびにシリコン酸化膜６０およびウェッテン
グ層６３に含まれる水分や窒素を放出させないようにし
て、前記脱ガス工程の効果に加えて第１のアルミニウム
膜３４とバリア層３３との密着性、および第１のアルミ
ニウム膜６４とウェッテング層６３との密着性を高める
ことができる。
【０１０９】（ｃ）さらに、第１のアルミニウム膜３４
および６４自体が、基板温度が上がった場合に下層から
のガスの発生を抑制する役割を果たすため、次の第２の
アルミニウム膜３５および６５の成膜を比較的高い温度
で行うことができ、第２のアルミニウム膜の流動拡散を
良好に行うことができる。
【０１１０】以上のように、本発明によれば、アルミニ
ウム膜のスパッタ前に少なくとも脱ガス工程と冷却工程
を含み、さらに好ましくは同一チャンバ内で連続的にア
ルミニウム膜を成膜することにより、０．２μｍ程度ま
でのコンタクトホールおよびビアホールをアルミニウム
あるいはアルミニウム合金だけで埋め込むことが可能と
なり、信頼性および歩留まりの点で向上がはかれた。ま
た、コンタクト部を構成するアルミニウム膜における銅
等の偏析や結晶粒の異常成長もなく、マイグレーション
等を含めた信頼性の点でも良好であることが確認され
た。
【０１１１】なお、上記実施の形態では、２層の配線領
域を含む半導体装置について述べたが、本発明はもちろ
ん３層以上の配線領域を含む半導体装置にも適用でき、
また、Ｎチャネル型ＭＯＳ素子を含む半導体装置のみな
らず、Ｐチャネル型あるいはＣＭＯＳ型素子などの各種
の素子を含む半導体装置に適用することができる。
【０１１２】
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）および（Ｃ）は、本発明の半導
体装置の製造方法の一例を工程順に模式的に示す断面図
である。
【図２】（Ａ）および（Ｂ）は、図１に示す工程に続い
て行われる半導体装置の製造方法の一例を工程順に模式
的に示す断面図である。
【図３】図３（ａ）は、本発明に係る実施の形態に用い
られるスパッタ装置の一例を模式的に示す図であり、図
３（ｂ）は、ステージの一例を示す平面図を示す。
【図４】図３（ａ）に示すスパッタ装置を用いて基板温
度を制御したときの、時間と基板温度との関係を示す図
である。
【図５】本発明に係る半導体装置の製造方法における、
処理タイミングとチャンバ内の残留ガス（水）の分圧の
関係を示す図である。
【図６】本発明に係る半導体装置の製造方法における、
処理タイミングとチャンバ内の残留ガス（窒素）の分圧
の関係を示す図である。
【図７】第２の金属配線層構造におけるＳＩＭＳのデー
タを示す図である。
【図８】図８（ａ）は、ウエハを冷却した後に、アルミ
ニウムを成膜した場合における、ウエハの断面の電子顕
微鏡写真の図を示し、図８（ｂ）は、ウエハを冷却せず
に、アルミニウムを成膜した場合におけるウエハの断面
の電子顕微鏡写真の図を示す。
【符号の説明】
１１ シリコン基板 １２ フィールド絶縁膜 １３ ゲート酸化膜 １４ ゲート電極 １５ 低濃度不純物層 １６ 高濃度不純物層 １７ 側壁スペーサ １８，２０ シリコン酸化膜 １９ チタンシリサイド層 ３０ ＢＰＳＧ膜 ３２ コンタクトホール ３３ バリア層 ３４ 第１のアルミニウム膜 ３５ 第２のアルミニウム膜 ６０（６０ａ，６０ｂ，６０ｃ） シリコン酸化膜 ６２ ビアホール ６３ ウェッテング層 ６４ 第１のアルミニウム膜 ６５ 第２のアルミニウム膜 Ｉ１ 第１の層間絶縁膜 Ｉ２ 第２の層間絶縁膜 Ｌ１ 第１層の配線領域 Ｌ２ 第２層の配線領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 和己 長野県諏訪市大和３丁目３番５号 セイ コーエプソン株式会社内 (56)参考文献 特開 平６−5715（ＪＰ，Ａ) 特開 平11−17004（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 素子を含む半導体基板および多層の配線
    領域を有する半導体装置の製造方法であって、第２層以
    上の配線領域の少なくとも１層は、以下の工程（ａ）な
    いし（ｆ）を含むことを特徴とする半導体装置の製造方
    法。 （ａ）基体の上に形成された層間絶縁膜にビアホールを
    形成する工程、 （ｂ）減圧下において、３００〜５５０℃の基板温度で
    熱処理することにより、前記層間絶縁膜に含まれるガス
    化成分を除去する脱ガス工程、 （ｃ）前記層間絶縁膜および前記ビアホールの表面にウ
    ェッテング層を形成する工程、 （ｄ）基板温度を１００℃以下に冷却する工程、 （ｅ）前記ウェッテング層の上に、２００℃以下の温度
    で、アルミニウムあるいはアルミニウムを主成分とする
    合金からなる第１のアルミニウム膜を形成する工程、お
    よび、 （ｆ）前記第１のアルミニウム膜の上に、３００℃以上
    の温度で、アルミニウムあるいはアルミニウムを主成分
    とする合金からなる第２のアルミニウム膜を形成する工
    程。
  2. 【請求項２】 請求項１において、 前記工程（ｅ）および（ｆ）でのアルミニウム膜の形成
    は、スパッタ法で行われることを特徴とする半導体装置
    の製造方法。
  3. 【請求項３】 請求項１または２において、 前記工程（ｅ）および（ｆ）でのアルミニウム膜の形成
    は、同一チャンバー内で連続的に行われることを特徴と
    する半導体装置の製造方法。
  4. 【請求項４】 請求項１ないし３のいずれかにおいて、 前記工程（ｄ）、（ｅ）および（ｆ）は、減圧状態が保
    たれている複数のチャンバを有する同一の装置内で連続
    的に行われることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１ないし４のいずれかにおいて、 前記工程（ｅ）および（ｆ）でのアルミニウム膜の形成
    は、前記基板が載置されるステージの温度を制御するこ
    とにより行われることを特徴とする半導体装置の製造方
    法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150653A (ja) * 1998-09-04 2000-05-30 Seiko Epson Corp 半導体装置の製造方法
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
JP3277909B2 (ja) * 1999-02-08 2002-04-22 日本電気株式会社 半導体装置及びその製造方法
TW409356B (en) * 1999-03-11 2000-10-21 United Microelectronics Corp Manufacture method of inner connects
JP2001189381A (ja) 1999-12-27 2001-07-10 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3759367B2 (ja) * 2000-02-29 2006-03-22 沖電気工業株式会社 半導体装置およびその製造方法
JP3449333B2 (ja) 2000-03-27 2003-09-22 セイコーエプソン株式会社 半導体装置の製造方法
JP3480416B2 (ja) 2000-03-27 2003-12-22 セイコーエプソン株式会社 半導体装置
US6635564B1 (en) * 2000-09-14 2003-10-21 Infineon Technologies Ag Semiconductor structure and method of fabrication including forming aluminum columns
US6373135B1 (en) * 2000-09-14 2002-04-16 Infineon Technologies Ag Semiconductor structure and method of fabrication
JP2002118167A (ja) * 2000-10-06 2002-04-19 Nec Corp 半導体装置の製造方法
US6903028B2 (en) * 2002-11-29 2005-06-07 1St Silicon (Malaysia) Sdn Bhd Soft-landing etching method using doping level control
DE102004002464B4 (de) * 2004-01-16 2005-12-08 Infineon Technologies Ag Verfahren zum Füllen von Kontaktlöchern
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
DE102004015865B4 (de) * 2004-03-31 2006-05-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reinigen der Oberfläche eines Substrats
KR100602093B1 (ko) * 2004-07-26 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100602092B1 (ko) * 2004-07-26 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100681266B1 (ko) * 2005-07-25 2007-02-09 삼성전자주식회사 가변 저항 구조물의 제조 방법 및 이를 이용한 상변화메모리 장치의 제조 방법
US7462560B2 (en) * 2005-08-11 2008-12-09 United Microelectronics Corp. Process of physical vapor depositing mirror layer with improved reflectivity
KR100780766B1 (ko) * 2005-12-29 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
TW200814156A (en) 2006-07-21 2008-03-16 Toshiba Kk Method for manufacturing semiconductor device and semiconductor device
US9670574B2 (en) 2011-02-16 2017-06-06 Spts Technologies Limited Methods of depositing aluminium layers
GB201102673D0 (en) * 2011-02-16 2011-03-30 Spp Process Technology Systems Uk Ltd Methods of depositing aluminium layers
JP7118427B2 (ja) 2016-06-20 2022-08-16 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子
US10340415B2 (en) * 2016-09-01 2019-07-02 Lg Innotek Co., Ltd. Semiconductor device and semiconductor device package including the same
EP3511990B1 (en) 2016-09-10 2023-12-13 Suzhou Lekin Semiconductor Co., Ltd. Semiconductor device
JP7403797B2 (ja) 2016-09-13 2023-12-25 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子およびこれを含む半導体素子パッケージ
US10903395B2 (en) 2016-11-24 2021-01-26 Lg Innotek Co., Ltd. Semiconductor device having varying concentrations of aluminum
KR102390828B1 (ko) 2017-08-14 2022-04-26 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자
JP7030626B2 (ja) * 2018-06-21 2022-03-07 三菱電機株式会社 アルミニウム膜の形成方法
US20220006040A1 (en) * 2018-11-20 2022-01-06 Sony Semiconductor Solutions Corporation Display device, method for manufacturing display device, and electronic device
JP7321730B2 (ja) * 2019-03-14 2023-08-07 キオクシア株式会社 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810693B2 (ja) 1987-09-17 1996-01-31 東京エレクトロン株式会社 半導体装置の製造方法
JP2508288B2 (ja) * 1989-08-30 1996-06-19 三菱電機株式会社 半導体記憶装置
JPH0464222A (ja) * 1990-07-04 1992-02-28 Fujitsu Ltd 半導体装置の製造方法
JPH065715A (ja) * 1992-06-18 1994-01-14 Sony Corp 配線層の形成方法
US6001461A (en) * 1992-08-27 1999-12-14 Kabushiki Kaisha Toshiba Electronic parts and manufacturing method thereof
JPH0685187A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体記憶装置
JP2897631B2 (ja) * 1993-12-28 1999-05-31 日本電気株式会社 半導体集積回路装置および製造方法
JPH08203896A (ja) * 1995-01-26 1996-08-09 Mitsubishi Electric Corp 半導体装置の製造方法
JPH09102541A (ja) * 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5700718A (en) * 1996-02-05 1997-12-23 Micron Technology, Inc. Method for increased metal interconnect reliability in situ formation of titanium aluminide
US6309971B1 (en) * 1996-08-01 2001-10-30 Cypress Semiconductor Corporation Hot metallization process
JP2962250B2 (ja) * 1996-11-12 1999-10-12 日本電気株式会社 半導体記憶装置の製造方法
JPH10163317A (ja) * 1996-11-28 1998-06-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6139698A (en) * 1997-02-03 2000-10-31 Applied Materials, Inc. Method and apparatus for reducing the first wafer effect
US6077782A (en) * 1997-02-28 2000-06-20 Texas Instruments Incorporated Method to improve the texture of aluminum metallization
JPH1117004A (ja) 1997-06-19 1999-01-22 Sony Corp 半導体装置およびその製造方法
JP3456391B2 (ja) * 1997-07-03 2003-10-14 セイコーエプソン株式会社 半導体装置の製造方法
TW408359B (en) * 1997-08-29 2000-10-11 Seiko Epson Corp Semiconductor device and manufacture thereof
JPH11117004A (ja) * 1997-10-14 1999-04-27 Olympus Optical Co Ltd 金属粉末焼結体の製造方法
JP3436132B2 (ja) * 1998-05-13 2003-08-11 セイコーエプソン株式会社 半導体装置

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