JPH11297823A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11297823A JPH11297823A JP9800598A JP9800598A JPH11297823A JP H11297823 A JPH11297823 A JP H11297823A JP 9800598 A JP9800598 A JP 9800598A JP 9800598 A JP9800598 A JP 9800598A JP H11297823 A JPH11297823 A JP H11297823A
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- JP
- Japan
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- layer
- forming
- semiconductor device
- wiring
- sputtering
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Abstract
(57)【要約】 （修正有）
【課題】コンタクトホール内にＡｌあるいはＡｌの合金
を用い、ボイドや断線などの発生が無いＡｌをコンタク
トホールに埋め込むことにより、素子の微細化、高密度
化された半導体装置及び製造方法を提供する。 【解決手段】（ａ）素子を含む半導体基板上に形成され
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールにＴｉ
を形成する工程、（ｃ）アルミニウム膜に対する濡れ性
を高めるためのウェッティング層をＳｉスパッタで形成
する工程、（ｄ）７５０〜９００℃のアニールによりＴ
ｉシリサイド層を形成する工程、（ｅ）Ａｌ配線を３５
０〜５００℃のインドでスパッタする工程から成る。ま
た工程（ｃ）はＣＶＤあるいはイオン打ち込み法でも可
能であり、工程（ｅ）においてはＡｌスパッタ前に３５
０〜５００℃の脱ガス処理をする。
を用い、ボイドや断線などの発生が無いＡｌをコンタク
トホールに埋め込むことにより、素子の微細化、高密度
化された半導体装置及び製造方法を提供する。 【解決手段】（ａ）素子を含む半導体基板上に形成され
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールにＴｉ
を形成する工程、（ｃ）アルミニウム膜に対する濡れ性
を高めるためのウェッティング層をＳｉスパッタで形成
する工程、（ｄ）７５０〜９００℃のアニールによりＴ
ｉシリサイド層を形成する工程、（ｅ）Ａｌ配線を３５
０〜５００℃のインドでスパッタする工程から成る。ま
た工程（ｃ）はＣＶＤあるいはイオン打ち込み法でも可
能であり、工程（ｅ）においてはＡｌスパッタ前に３５
０〜５００℃の脱ガス処理をする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に微細化が可能であって、かつコン
タクト構造に有する半導体装置およびその製造方法、特
に配線技術に関する。
製造方法に関し、特に微細化が可能であって、かつコン
タクト構造に有する半導体装置およびその製造方法、特
に配線技術に関する。
【０００２】
【従来の技術】ＬＳＩの素子の微細化、高密度化及び多
層化に伴い、アスペクト比の大きいコンタクトホールが
必要とされている。このようなコンタクトホールへの配
線材料の埋め込むことが試みられているが、従来は図４
に示すようにこの構造においてはＴｉＮ上にＡＬを埋め
込むには不可能であった。また埋め込むには高温でスパ
ッタ処理すことが有効であることが知られているが、こ
の構造ではＡＬがＴｉＮ上を流れなくボイドの発生によ
り断線という問題について改善できない。またＴｉＮは
ホールの底においてコンタクトホールのアスペクトが大
きいほど十分な膜厚を得ることが困難でＴｉＮの厚みが
十分でないとバリア性がなくなり配線中のＡＬと基板中
のＳｉが反応し電気特性のリークにつながるという問題
も発生する。
層化に伴い、アスペクト比の大きいコンタクトホールが
必要とされている。このようなコンタクトホールへの配
線材料の埋め込むことが試みられているが、従来は図４
に示すようにこの構造においてはＴｉＮ上にＡＬを埋め
込むには不可能であった。また埋め込むには高温でスパ
ッタ処理すことが有効であることが知られているが、こ
の構造ではＡＬがＴｉＮ上を流れなくボイドの発生によ
り断線という問題について改善できない。またＴｉＮは
ホールの底においてコンタクトホールのアスペクトが大
きいほど十分な膜厚を得ることが困難でＴｉＮの厚みが
十分でないとバリア性がなくなり配線中のＡＬと基板中
のＳｉが反応し電気特性のリークにつながるという問題
も発生する。
【０００３】
【発明が解決しようとする課題】本発明の目的はコンタ
クトホール内にＡＬあるいはＡＬの合金を用い、ＴｉＮ
等のバリア層を用いないでバリア性を向上し、かつボイ
ドや断線などの発生がなくＡＬをコンタクトホールに埋
め込むことにより、素子の微細化、高密度化された半導
体装置及び製造方法を提供することにある。
クトホール内にＡＬあるいはＡＬの合金を用い、ＴｉＮ
等のバリア層を用いないでバリア性を向上し、かつボイ
ドや断線などの発生がなくＡＬをコンタクトホールに埋
め込むことにより、素子の微細化、高密度化された半導
体装置及び製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は以下の工程（ａ）ないし（ｅ）を含むことを特
徴とする。
造方法は以下の工程（ａ）ないし（ｅ）を含むことを特
徴とする。
【０００５】（ａ）素子を含む半導体基板上に形成され
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールの表面
にＴｉ層を形成する工程、（ｃ）アルミニウム膜に対す
る濡れ性を高めるためのウェッティング層をＳｉスパッ
タで形成する工程、（ｄ）７５０〜９００℃のアニール
によりＴｉシリサイド層を形成する工程、（ｅ）ＡＬ配
線を３５０〜５００℃の温度でスパッタする工程。
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールの表面
にＴｉ層を形成する工程、（ｃ）アルミニウム膜に対す
る濡れ性を高めるためのウェッティング層をＳｉスパッ
タで形成する工程、（ｄ）７５０〜９００℃のアニール
によりＴｉシリサイド層を形成する工程、（ｅ）ＡＬ配
線を３５０〜５００℃の温度でスパッタする工程。
【０００６】工程（ｃ）においてはウェッティング層を
ＣＶＤあるいはイオン打ち込み法で形成されてもよい。
ＣＶＤあるいはイオン打ち込み法で形成されてもよい。
【０００７】工程（ｅ）においてはＡＬスパッタする前
に３５０〜５００℃の脱ガス処理することによりＡＬス
パッタにおけるＡＬ配線の埋め込み性が向上する。
に３５０〜５００℃の脱ガス処理することによりＡＬス
パッタにおけるＡＬ配線の埋め込み性が向上する。
【０００８】
【作用】本発明の作用を述べれば、まず半導体基板上の
コンタクトホールにおいてＴｉ層上にＳｉを形成する。
この時７５０〜９００℃のアニールを処理するとＴｉと
のシリサイド層が形成されバリア性が向上する、またこ
のＳｉをイオン打ち込み法で行うとＴｉ層上にアモルフ
ァス層およびＴｉシリサイド層が形成されるためさらに
バリア性が向上する。さらに配線中にＳｉを含むことに
なり、半導体基板からのＳｉとの合金反応を抑制でき、
電気的特性のリークを防げる。
コンタクトホールにおいてＴｉ層上にＳｉを形成する。
この時７５０〜９００℃のアニールを処理するとＴｉと
のシリサイド層が形成されバリア性が向上する、またこ
のＳｉをイオン打ち込み法で行うとＴｉ層上にアモルフ
ァス層およびＴｉシリサイド層が形成されるためさらに
バリア性が向上する。さらに配線中にＳｉを含むことに
なり、半導体基板からのＳｉとの合金反応を抑制でき、
電気的特性のリークを防げる。
【０００９】Ｓｉ形成後ＡＬを成膜する、この時３５０
〜５００℃の温度でスパッタすることによりＡＬとウェ
ッティング層であるＳｉと反応しながらホール内をＡＬ
が流れていき、ホール内を完全にＡＬで埋め込まれた配
線を形成できることになる。
〜５００℃の温度でスパッタすることによりＡＬとウェ
ッティング層であるＳｉと反応しながらホール内をＡＬ
が流れていき、ホール内を完全にＡＬで埋め込まれた配
線を形成できることになる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。
て詳細に説明する。
【００１１】図１、図２、図３は本発明の実施の形態を
説明するための概略断面図を示したものである。
説明するための概略断面図を示したものである。
【００１２】まず、一般的に知られている方法により形
成された素子を含む半導体基板上の層間絶縁膜に口径
０．３〜０．５μｍのコンタクトホールを形成し、次に
以下のように本発明が特徴とする配線を形成する。
成された素子を含む半導体基板上の層間絶縁膜に口径
０．３〜０．５μｍのコンタクトホールを形成し、次に
以下のように本発明が特徴とする配線を形成する。
【００１３】Ｓｉ基板に形成された不純物拡散層と接合
するようににＴｉ膜を２０〜７０ｎｍの膜厚で形成す
る。
するようににＴｉ膜を２０〜７０ｎｍの膜厚で形成す
る。
【００１４】次に、以下のような３方法にてウェッティ
ング層であるＳｉを形成する。
ング層であるＳｉを形成する。
【００１５】スパッタ法により１０〜５０ｎｍの膜厚
で形成する。この時後で処理するＡＬスパッタにおいて
ＡｌＳｉの反応が進みコンタクトホール径方向中心まで
に達するとそれ以上ＡＬが進まなくなり、埋め込み性が
悪くなるためコンタクトホール径に対し、１／６の膜厚
が適当である。
で形成する。この時後で処理するＡＬスパッタにおいて
ＡｌＳｉの反応が進みコンタクトホール径方向中心まで
に達するとそれ以上ＡＬが進まなくなり、埋め込み性が
悪くなるためコンタクトホール径に対し、１／６の膜厚
が適当である。
【００１６】ＣＶＤ法により１０〜５０ｎｍの膜厚を
形成する。その１例としてＳｉＨ４ガス中減圧下５〜２
００Ｐａ温度５００〜７００℃の条件下で多結晶Ｓｉを
形成する。
形成する。その１例としてＳｉＨ４ガス中減圧下５〜２
００Ｐａ温度５００〜７００℃の条件下で多結晶Ｓｉを
形成する。
【００１７】イオン打ち込み法においては３０ｋｅｖ
以下の加速エネルギーにてＴｉ表面に２０〜５０ｎｍに
Ｓｉが存在するようにする、またドーズ量については１
×１０１５ＩＯＮ／ｃｍ２以上でＴｉ表面にアモルファ
ス層が形成する程度が望ましい。
以下の加速エネルギーにてＴｉ表面に２０〜５０ｎｍに
Ｓｉが存在するようにする、またドーズ量については１
×１０１５ＩＯＮ／ｃｍ２以上でＴｉ表面にアモルファ
ス層が形成する程度が望ましい。
【００１８】ウェッティング層であるＳｉが形成された
後、７５０〜９００℃のアニールを処理するとＴｉとの
シリサイド層が形成されバリア性が向上する。
後、７５０〜９００℃のアニールを処理するとＴｉとの
シリサイド層が形成されバリア性が向上する。
【００１９】次にＡＬ配線を形成する。まずスパッタチ
ャンバー内において３５０〜５００℃の温度で熱せられ
たＡｒガスを裏面から吹き付けることによりウェハーの
温度を上昇させ、Ｔｉ面に含まれたＡＬの成膜時ボイド
等の発生につながるガス分を放出さす。この時処理温度
はＡＬの処理温度と同程度で行うこととし、ＡＬの処理
温度より低い場合、脱ガスされていない分がＡＬの処理
中に発生し、ボイドの発生につながる。
ャンバー内において３５０〜５００℃の温度で熱せられ
たＡｒガスを裏面から吹き付けることによりウェハーの
温度を上昇させ、Ｔｉ面に含まれたＡＬの成膜時ボイド
等の発生につながるガス分を放出さす。この時処理温度
はＡＬの処理温度と同程度で行うこととし、ＡＬの処理
温度より低い場合、脱ガスされていない分がＡＬの処理
中に発生し、ボイドの発生につながる。
【００２０】ＡＬの形成は、まず２００℃以下の温度で
ＡＬを膜厚１５０〜３００ｎｍをスパッタにより１０ｎ
ｍ／秒以上の高速度で成膜し、続いて同一チャンバーで
３００〜６００ｎｍの膜厚を基板温度３５０〜５００℃
に加熱してＡＬを３ｎｍ／秒以下の低速度で成膜する。
ＡＬを膜厚１５０〜３００ｎｍをスパッタにより１０ｎ
ｍ／秒以上の高速度で成膜し、続いて同一チャンバーで
３００〜６００ｎｍの膜厚を基板温度３５０〜５００℃
に加熱してＡＬを３ｎｍ／秒以下の低速度で成膜する。
【００２１】さらに、別のスパッタチャンバーでスパッ
タによりＴｉＮを成膜することにより、膜厚３０〜８０
ｎｍの反防止膜を形成する。
タによりＴｉＮを成膜することにより、膜厚３０〜８０
ｎｍの反防止膜を形成する。
【００２２】
【発明の効果】上述のように本発明よれば、Ｔｉ層上に
Ｓｉをウェッティング層として形成し、さらにアニール
を行うことによってＴｉシリサイド化されることにより
従来のＴｉＮを形成することなくバリア性が向上し、か
つウェッティング層であるＳｉ上にＡＬを脱ガスを行
い、同一チャンバー内で３５０〜５００℃の連続スパッ
タを行うことにより、０．２μｍ程度までのコンタクト
ホールをＡＬで埋め込むことが可能となり、素子の微細
化、高密度かされた半導体装置を提供でき、さらに信頼
性及び歩留まりの点で向上が図れた。
Ｓｉをウェッティング層として形成し、さらにアニール
を行うことによってＴｉシリサイド化されることにより
従来のＴｉＮを形成することなくバリア性が向上し、か
つウェッティング層であるＳｉ上にＡＬを脱ガスを行
い、同一チャンバー内で３５０〜５００℃の連続スパッ
タを行うことにより、０．２μｍ程度までのコンタクト
ホールをＡＬで埋め込むことが可能となり、素子の微細
化、高密度かされた半導体装置を提供でき、さらに信頼
性及び歩留まりの点で向上が図れた。
【図１】本発明の半導体装置の製造方法の一例の概略断
面図である。
面図である。
【図２】本発明の半導体装置の製造方法の一例の概略断
面図である。
面図である。
【図３】本発明の半導体装置の製造方法の一例の概略断
面図である。
面図である。
【図４】従来例のスパッタ装置構造図である。
１ シリコン基板 ２ フィールド絶縁膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 低濃度不純物層 ６ 高濃度不純物層 ７ 側壁スペーサ ８、９ シリコン酸化物 １０ 層間絶縁膜 １１ バリア層 Ｔｉ １２ バリア層 ＴｉＮ １３ Ｔｉシリサイド層 １４ ＴｉＳｉアモルファス層 １５ Ｓｉ層 １６ Ａｌ層 １７ 反射防止膜 １８ Ｐｏｌｙ−Ｓｉ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 英司 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内
Claims (5)
- 【請求項１】素子を含む半導体基板上に形成された第１
の配線及びそれ以上の配線においてＴｉ層、Ｔｉシリサ
イド層、ウェッティング層としてのＳｉ層、ＡＬまたは
ＡＬを主成分とする合金の配線層、反射防止膜のＴｉＮ
層の構造を特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置を形成する工程
において、以下の工程（ａ）ないし（ｅ）を含むことを
特徴とする半導体装置の製造方法。 （ａ）素子を含む半導体基板上に形成された層間絶縁膜
にコンタクトホールを形成する工程 （ｂ）前記層間絶縁膜及び前記コンタクトホールの表面
にＴｉ層を形成する工程 （ｃ）アルミニウム膜に対する濡れ性を高めるためのウ
ェティング層をＳｉスパッタで形成する工程 （ｄ）７５０〜９００℃のアニールによりＴｉシリサイ
ド層を形成する工程 （ｅ）ＡＬ配線を３５０〜５００℃の温度でスパッタで
形成する工程 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、前記工程（ｃ）でウェッティング層をＣＶＤで形
成することを特徴とする半導体装置の製造方法。 - 【請求項４】請求項２記載の半導体装置の製造方法にお
いて、前記工程（ｃ）でウェッティング層をイオン打ち
込み法形成することを特徴とする半導体装置の製造方
法。 - 【請求項５】請求項２記載の半導体装置の製造方法にお
いて、前記工程（ｅ）でスパッタ前に３５０〜５００℃
の脱ガス工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9800598A JPH11297823A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9800598A JPH11297823A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297823A true JPH11297823A (ja) | 1999-10-29 |
Family
ID=14207611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9800598A Withdrawn JPH11297823A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297823A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442456B1 (ko) * | 2001-12-12 | 2004-07-30 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 제조방법 |
| US8198162B2 (en) | 2008-01-10 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
-
1998
- 1998-04-09 JP JP9800598A patent/JPH11297823A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442456B1 (ko) * | 2001-12-12 | 2004-07-30 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 제조방법 |
| US8198162B2 (en) | 2008-01-10 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |