JPH11297824A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11297824A JPH11297824A JP9800698A JP9800698A JPH11297824A JP H11297824 A JPH11297824 A JP H11297824A JP 9800698 A JP9800698 A JP 9800698A JP 9800698 A JP9800698 A JP 9800698A JP H11297824 A JPH11297824 A JP H11297824A
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- JP
- Japan
- Prior art keywords
- semiconductor device
- layer
- film
- forming
- contact hole
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】コンタクトホール内にＡｌあるいはＡｌの合金
を用い、ボイドや断線などの発生が内Ａｌをコンタクト
ホールに埋め込むことにより、素子の微細化、高密度か
された半導体装置及び製造方法を提供する。 【解決手段】（ａ）素子を含む半導体基板上に形成され
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールを形成
する工程、（ｃ）アルミニウム膜に対する濡れ性を高め
るためのウェッティング層をＳｉスパッタで形成する工
程、（ｄ）Ａｌ配線を３５０〜５００℃のインドでスパ
ッタする工程から成る。また工程（ｃ）はＣＶＤあるい
はイオン打ち込み法でも可能であり、工程（ｄ）におい
てはＡｌスパッタ前に３５０〜５００℃の脱ガス処理を
する。
を用い、ボイドや断線などの発生が内Ａｌをコンタクト
ホールに埋め込むことにより、素子の微細化、高密度か
された半導体装置及び製造方法を提供する。 【解決手段】（ａ）素子を含む半導体基板上に形成され
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールを形成
する工程、（ｃ）アルミニウム膜に対する濡れ性を高め
るためのウェッティング層をＳｉスパッタで形成する工
程、（ｄ）Ａｌ配線を３５０〜５００℃のインドでスパ
ッタする工程から成る。また工程（ｃ）はＣＶＤあるい
はイオン打ち込み法でも可能であり、工程（ｄ）におい
てはＡｌスパッタ前に３５０〜５００℃の脱ガス処理を
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に微細化が可能であって、かつコン
タクト構造に有する半導体装置およびその製造方法、特
に配線技術に関する。
製造方法に関し、特に微細化が可能であって、かつコン
タクト構造に有する半導体装置およびその製造方法、特
に配線技術に関する。
【０００２】
【従来の技術】ＬＳＩの素子の微細化、高密度化及び多
層化に伴い、アスペクト比の大きいコンタクトホールが
必要とされている。このようなコンタクトホールへの配
線材料の埋め込むことが試みられているが、従来は図４
に示すようにこの構造においてはＴｉＮ上にＡＬを埋め
込むには不可能であった。また埋め込むには高温でスパ
ッタ処理すことが有効であることが知られているが、こ
の構造ではＡＬがＴｉＮ上を流れなくボイドの発生によ
り断線という問題について改善できない。またＴｉＮは
ホールの底においてコンタクトホールのアスペクトが大
きいほど十分な膜厚を得ることが困難でＴｉＮの厚みが
十分でないとバリア性がなくなり配線中のＡＬと基板中
のＳｉが反応し電気特性のリークにつながるという問題
も発生する。
層化に伴い、アスペクト比の大きいコンタクトホールが
必要とされている。このようなコンタクトホールへの配
線材料の埋め込むことが試みられているが、従来は図４
に示すようにこの構造においてはＴｉＮ上にＡＬを埋め
込むには不可能であった。また埋め込むには高温でスパ
ッタ処理すことが有効であることが知られているが、こ
の構造ではＡＬがＴｉＮ上を流れなくボイドの発生によ
り断線という問題について改善できない。またＴｉＮは
ホールの底においてコンタクトホールのアスペクトが大
きいほど十分な膜厚を得ることが困難でＴｉＮの厚みが
十分でないとバリア性がなくなり配線中のＡＬと基板中
のＳｉが反応し電気特性のリークにつながるという問題
も発生する。
【０００３】
【発明が解決しようとする課題】本発明の目的はコンタ
クトホール内にＡＬあるいはＡＬの合金を用い、ボイド
や断線などの発生がなくＡＬをコンタクトホールに埋め
込むことにより、素子の微細化、高密度化された半導体
装置及び製造方法を提供することにある。
クトホール内にＡＬあるいはＡＬの合金を用い、ボイド
や断線などの発生がなくＡＬをコンタクトホールに埋め
込むことにより、素子の微細化、高密度化された半導体
装置及び製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は以下の工程（ａ）ないし（ｄ）を含むことを特
徴とする。
造方法は以下の工程（ａ）ないし（ｄ）を含むことを特
徴とする。
【０００５】（ａ）素子を含む半導体基板上に形成され
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールを形成
する工程、（ｃ）アルミニウム膜に対する濡れ性を高め
るためのウェッティング層をＳｉスパッタで形成する工
程、（ｄ）ＡＬ配線を３５０〜５００℃の温度でスパッ
タする工程。
た層間絶縁膜にコンタクトホールを形成する工程、
（ｂ）前記層間絶縁膜及び前記コンタクトホールを形成
する工程、（ｃ）アルミニウム膜に対する濡れ性を高め
るためのウェッティング層をＳｉスパッタで形成する工
程、（ｄ）ＡＬ配線を３５０〜５００℃の温度でスパッ
タする工程。
【０００６】また工程（ａ）ないし（ｂ）においては第
１の配線以降の層間絶縁膜でバリア層を含まない構造で
も適用でき、工程（ｃ）においてはウェッティング層を
ＣＶＤあるいはイオン打ち込み法で形成されてもよい。
工程（ｄ）においてはＡＬスパッタする前に３５０〜５
００℃の脱ガス処理することによりＡＬスパッタにおけ
るＡＬ配線の埋め込み性が向上する。
１の配線以降の層間絶縁膜でバリア層を含まない構造で
も適用でき、工程（ｃ）においてはウェッティング層を
ＣＶＤあるいはイオン打ち込み法で形成されてもよい。
工程（ｄ）においてはＡＬスパッタする前に３５０〜５
００℃の脱ガス処理することによりＡＬスパッタにおけ
るＡＬ配線の埋め込み性が向上する。
【０００７】
【作用】本発明の作用を述べれば、まず半導体基板上の
コンタクトホールにおいてＴｉＮのバリア層上にＳｉを
形成する、この時７５０〜９００℃のアニールを処理す
るとＴｉとのシリサイド層が形成されバリア性が向上す
る、またこのＳｉをイオン打ち込み法で行うとＴｉＮバ
リア層上にアモルファス層およびＴｉシリサイド層が形
成されるためさらにバリア性が向上する。さらに配線中
にＳｉを含むことになり、半導体基板からのＳｉとの反
応を抑制できる。
コンタクトホールにおいてＴｉＮのバリア層上にＳｉを
形成する、この時７５０〜９００℃のアニールを処理す
るとＴｉとのシリサイド層が形成されバリア性が向上す
る、またこのＳｉをイオン打ち込み法で行うとＴｉＮバ
リア層上にアモルファス層およびＴｉシリサイド層が形
成されるためさらにバリア性が向上する。さらに配線中
にＳｉを含むことになり、半導体基板からのＳｉとの反
応を抑制できる。
【０００８】Ｓｉ形成後ＡＬを成膜する、この時３５０
〜５００℃の温度でスパッタすることによりＡＬとＳｉ
が反応しながらホール内をＡＬが流れていき、ホール内
を完全にＡＬで埋め込まれた配線を形成できることにな
る。
〜５００℃の温度でスパッタすることによりＡＬとＳｉ
が反応しながらホール内をＡＬが流れていき、ホール内
を完全にＡＬで埋め込まれた配線を形成できることにな
る。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。
て詳細に説明する。
【００１０】図１、図２、図３は本発明の実施の形態を
説明するための概略断面図を示したものである。
説明するための概略断面図を示したものである。
【００１１】まず、一般的に知られている方法により形
成された素子を含む半導体基板上の層間絶縁膜に口径
０．３〜０．５μｍのコンタクトホールを形成し、次に
以下のように本発明が特徴とする配線を形成する。
成された素子を含む半導体基板上の層間絶縁膜に口径
０．３〜０．５μｍのコンタクトホールを形成し、次に
以下のように本発明が特徴とする配線を形成する。
【００１２】バリア層はバリア機能を有するバリア膜と
導電膜は高抵抗のバリア膜とＳｉ基板に形成された不純
物拡散層との導電性を高めるためにバリア層と不純物拡
散層との間に形成され、導電膜としてＴｉ膜を２０〜７
０ｎｍの膜厚で形成し、次いでバリア膜としてＴｉＮ膜
を３０〜１５０ｎｍの膜厚で形成する。
導電膜は高抵抗のバリア膜とＳｉ基板に形成された不純
物拡散層との導電性を高めるためにバリア層と不純物拡
散層との間に形成され、導電膜としてＴｉ膜を２０〜７
０ｎｍの膜厚で形成し、次いでバリア膜としてＴｉＮ膜
を３０〜１５０ｎｍの膜厚で形成する。
【００１３】次に、以下のような３方法にてウェッティ
ング層であるＳｉを形成する。
ング層であるＳｉを形成する。
【００１４】スパッタ法により１０〜５０ｎｍの膜厚
で形成する。この時後で処理するＡＬスパッタにおいて
ＡｌＳｉの反応が進みコンタクトホール径方向中心まで
に達するとそれ以上ＡＬが進まなくなり、埋め込み性が
悪くなるためコンタクトホール径に対し、１／６の膜厚
が適当である。
で形成する。この時後で処理するＡＬスパッタにおいて
ＡｌＳｉの反応が進みコンタクトホール径方向中心まで
に達するとそれ以上ＡＬが進まなくなり、埋め込み性が
悪くなるためコンタクトホール径に対し、１／６の膜厚
が適当である。
【００１５】ＣＶＤ法により１０〜５０ｎｍの膜厚を
形成する。その１例としてＳｉＨ4ガス中減圧下５〜２
００Ｐａ温度５００〜７００℃の条件下で多結晶Ｓｉを
形成する。
形成する。その１例としてＳｉＨ4ガス中減圧下５〜２
００Ｐａ温度５００〜７００℃の条件下で多結晶Ｓｉを
形成する。
【００１６】イオン打ち込み法においては３０ｋｅｖ
以下の加速エネルギーにてＴｉＮ表面５０ｎｍにＳｉが
存在するようにする、またドーズ量については１×１０
１５ＩＯＮ／ｃｍ２以上でＴｉＮ表面にアモルファス層
が形成する程度が望ましい。加速エネルギーについては
７０ｋｅｖを超えると導電膜のＴｉまで達しコンタクト
抵抗が上昇してしまうため、超えない条件で処理するこ
とが必須。
以下の加速エネルギーにてＴｉＮ表面５０ｎｍにＳｉが
存在するようにする、またドーズ量については１×１０
１５ＩＯＮ／ｃｍ２以上でＴｉＮ表面にアモルファス層
が形成する程度が望ましい。加速エネルギーについては
７０ｋｅｖを超えると導電膜のＴｉまで達しコンタクト
抵抗が上昇してしまうため、超えない条件で処理するこ
とが必須。
【００１７】ウェッティング層であるＳｉが形成された
後、７５０〜９００℃のアニールを処理するとＴｉとの
シリサイド層が形成されバリア性が向上する。
後、７５０〜９００℃のアニールを処理するとＴｉとの
シリサイド層が形成されバリア性が向上する。
【００１８】次にＡＬ配線を形成する。まずスパッタチ
ャンバー内において３５０〜５００℃の温度で熱せられ
たＡｒガスを裏面から吹き付けることによりウェハーの
温度を上昇させ、ＴｉＮ面に含まれたＡＬの成膜時ボイ
ド等の発生につながるガス分を放出さす。この時処理温
度はＡＬの処理温度と同程度で行うこととし、ＡＬの処
理温度より低い場合、脱ガスされていない分がＡＬの処
理中に発生し、ボイドの発生につながる。
ャンバー内において３５０〜５００℃の温度で熱せられ
たＡｒガスを裏面から吹き付けることによりウェハーの
温度を上昇させ、ＴｉＮ面に含まれたＡＬの成膜時ボイ
ド等の発生につながるガス分を放出さす。この時処理温
度はＡＬの処理温度と同程度で行うこととし、ＡＬの処
理温度より低い場合、脱ガスされていない分がＡＬの処
理中に発生し、ボイドの発生につながる。
【００１９】ＡＬの形成は、まず２００℃以下の温度で
ＡＬを膜厚１５０〜３００ｎｍをスパッタにより１０ｎ
ｍ／秒以上の高速度で成膜し、続いて同一チャンバーで
３００〜６００ｎｍの膜厚を基板温度３５０〜５００℃
に加熱してＡＬを３ｎｍ／秒以下の低速度で成膜する。
ＡＬを膜厚１５０〜３００ｎｍをスパッタにより１０ｎ
ｍ／秒以上の高速度で成膜し、続いて同一チャンバーで
３００〜６００ｎｍの膜厚を基板温度３５０〜５００℃
に加熱してＡＬを３ｎｍ／秒以下の低速度で成膜する。
【００２０】さらに、別のスパッタチャンバーでスパッ
タによりＴｉＮを成膜することにより、膜厚３０〜８０
ｎｍの反防止膜を形成する。
タによりＴｉＮを成膜することにより、膜厚３０〜８０
ｎｍの反防止膜を形成する。
【００２１】また前記については第１の配線以降の層間
絶縁膜のスルーホールにおいてバリア層を含まないもの
についても適用可能であることがわかっている。
絶縁膜のスルーホールにおいてバリア層を含まないもの
についても適用可能であることがわかっている。
【００２２】
【発明の効果】上述のように本発明よれば、ＴｉＮのバ
リア層上にＳｉをウェッティング層として形成し、さら
にアニールを行うことによってＴｉシリサイド化される
ことにより従来のＴｉＮのみの構造に比べ一層バリア性
が向上し、ウェッティング層であるＳｉ上にＡＬを脱ガ
スを行い、同一チャンバー内で３５０〜５００℃の連続
スパッタを行うことにより、０．２μｍ程度までのコン
タクトホールをＡＬで埋め込むことが可能となり、素子
の微細化、高密度かされた半導体装置を提供でき、さら
に信頼性及び歩留まりの点で向上が図れた。
リア層上にＳｉをウェッティング層として形成し、さら
にアニールを行うことによってＴｉシリサイド化される
ことにより従来のＴｉＮのみの構造に比べ一層バリア性
が向上し、ウェッティング層であるＳｉ上にＡＬを脱ガ
スを行い、同一チャンバー内で３５０〜５００℃の連続
スパッタを行うことにより、０．２μｍ程度までのコン
タクトホールをＡＬで埋め込むことが可能となり、素子
の微細化、高密度かされた半導体装置を提供でき、さら
に信頼性及び歩留まりの点で向上が図れた。
【図１】本発明の半導体装置の製造方法の一例の概略断
面図である。
面図である。
【図２】本発明の半導体装置の製造方法の一例の概略断
面図である。
面図である。
【図３】本発明の半導体装置の製造方法の一例の概略断
面図である。
面図である。
【図４】従来例のスパッタ装置構造図である。
１ シリコン基板 ２ フィールド絶縁膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 低濃度不純物層 ６ 高濃度不純物層 ７ 側壁スペーサ ８、９ シリコン酸化物 １０,１９ 層間絶縁膜 １１、２０ バリア層 Ｔｉ １２、２１ バリア層 ＴｉＮ １３ Ｔｉシリサイド層 １４ ＴｉＳｉアモルファス層 １５、２２ Ｓｉ層 １６、２３ Ａｌ層 １７、２４ 反射防止膜 １８ ＡｌＳｉアモルファス層 ２５、２６ Ｐｏｌｙ−Ｓｉ
Claims (6)
- 【請求項１】素子を含む半導体基板上に形成された第１
の配線及びそれ以上の配線においてＴｉ、ＴｉＮのバリ
ア層、ウェッティング層としてのＳｉ層、ＡＬまたはＡ
Ｌを主成分とする合金の配線層、反射防止膜のＴｉＮ層
の構造を特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置を形成する工程
において、以下の工程（ａ）ないし（ｄ）を含むことを
特徴とする半導体装置の製造方法。 （ａ）素子を含む半導体基板上に形成された層間絶縁膜
にコンタクトホールを形成する工程 （ｂ）前記層間絶縁膜及び前記コンタクトホールの表面
にバリア層を形成する工程 （ｃ）アルミニウム膜に対する濡れ性を高めるためのウ
ェティング層をＳｉスパッタで形成する工程 （ｄ）ＡＬ配線を３５０〜５００℃の温度でスパッタで
形成する工程 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、前記工程（ａ）ないし（ｂ）で第１の配線以降の
層間絶縁膜でバリア層を含まないことを特徴とする半導
体装置の製造方法。 - 【請求項４】請求項２記載の半導体装置の製造方法にお
いて、前記工程（ｃ）でウェッティング層をＣＶＤで形
成することを特徴とする半導体装置の製造方法。 - 【請求項５】請求項２記載の半導体装置の製造方法にお
いて、前記工程（ｃ）でウェッティング層をイオン打ち
込み法形成することを特徴とする半導体装置の製造方
法。 - 【請求項６】請求項２記載の半導体装置の製造方法にお
いて、前記工程（ｄ）でスパッタ前に３５０〜５００℃
の脱ガス工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9800698A JPH11297824A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9800698A JPH11297824A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297824A true JPH11297824A (ja) | 1999-10-29 |
Family
ID=14207644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9800698A Withdrawn JPH11297824A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027392A (ja) * | 2005-07-15 | 2007-02-01 | Denso Corp | 半導体装置およびその製造方法 |
| US8198162B2 (en) | 2008-01-10 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
-
1998
- 1998-04-09 JP JP9800698A patent/JPH11297824A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027392A (ja) * | 2005-07-15 | 2007-02-01 | Denso Corp | 半導体装置およびその製造方法 |
| US8198162B2 (en) | 2008-01-10 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |