KR100283480B1 - 반도체 디바이스용 금속 배선 및 그 제조 방법 - Google Patents

반도체 디바이스용 금속 배선 및 그 제조 방법 Download PDF

Info

Publication number
KR100283480B1
KR100283480B1 KR1019980045413A KR19980045413A KR100283480B1 KR 100283480 B1 KR100283480 B1 KR 100283480B1 KR 1019980045413 A KR1019980045413 A KR 1019980045413A KR 19980045413 A KR19980045413 A KR 19980045413A KR 100283480 B1 KR100283480 B1 KR 100283480B1
Authority
KR
South Korea
Prior art keywords
layer
metal
titanium nitride
metal wiring
conductive layer
Prior art date
Application number
KR1019980045413A
Other languages
English (en)
Other versions
KR20000027475A (ko
Inventor
윤호상
정병현
Original Assignee
한신혁
동부전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한신혁, 동부전자주식회사 filed Critical 한신혁
Priority to KR1019980045413A priority Critical patent/KR100283480B1/ko
Publication of KR20000027475A publication Critical patent/KR20000027475A/ko
Application granted granted Critical
Publication of KR100283480B1 publication Critical patent/KR100283480B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers

Abstract

본 발명은 티타늄 타겟의 표면에 있는 오염된 질화 티타늄을 이용하여 금속 배선 둘레를 캡핑(capping)함으로써, 배선 신뢰도를 향상시킬 수 있도록 한 반도체 디바이스용 금속 배선에 관한 것으로, 이를 위하여 본 발명의 금속 배선은, 접합층, 확산 장벽층, 금속 도전층, 금속 접합층 및 반사 방지막이 순차 적층되는 복합층 구조에서, 확산 장벽층과 금속 도전층 사이에 박막의 질화 티타늄으로 된 제 1 희생층이 형성되고, 복합층의 상부 및 측면에 걸쳐 박막의 질화 티타늄으로 된 제 2 희생층을 형성하며, 제 1 및 제 2 희생층이 금속 접합층과 함께, 열처리 공정을 통해 금속 도전층의 둘레를 둘러싸는 금속간 화합물층으로 형성되도록 함으로써, 과도한 금속간 화합물층의 형성에 기인하는 전류 밀도의 증가를 억제하고 금속 배선의 측면에서의 계면 확산 경로를 차단하여, 일렉트로마이그레이션에 대한 저항을 증가시켜 배선 신뢰도를 향상시킬 수 있는 것이다.

Description

반도체 디바이스용 금속 배선 및 그 제조 방법
본 발명은 반도체 디바이스에 사용되는 금속 배선에 관한 것으로, 더욱 상세하게는 일렉트로마이그레이션에 의한 배선 신뢰도 저하를 억제하는 데 적합한 반도체 디바이스용 금속 배선 및 그 제조 방법에 관한 것이다.
최근들어, 반도체 디바이스가 대용량화 및 고집적화됨에 따라 반도체 디바이스의 면적은 점진적으로 축소되고 있으며, 그에 따라 반도체 디바이스내의 금속 배선 및 그 선폭이 감소되고 있다.
이때, 금속 배선에서의 저항은 도선의 길이가 길수록, 도선의 선폭이 얇을수록 증가하게 되는 데, 디바이스의 대용량화 및 고집적화에 따라 금속 배선의 선폭이 감소하게 되고, 그 결과 금속 배선의 저항 및 전류 밀도가 증가하게 되므로써, 일렉트로마이그레이션 현상이 발생하여 금속 배선이 단선되는 등의 문제가 야기된다. 즉, 금속 배선의 신뢰도가 저하될 뿐만 아니라 반도체 디바이스의 생산 수율을 감소시키는 큰 요인이 되고 있다.
따라서, 상술한 바와같은 문제점을 해결하기 위한 방편의 일환으로써, 질화 티타늄으로 된 확산 장벽층을 포함하는 복합층으로 금속 배선을 형성하는 다양한 방법들이 제안되고 있다.
도 3은 종래 방법에 따라 금속 배선을 복합층으로하여 형성하는 반도체 디바이스용 금속 배선의 구조를 일예로서 도시한 단면도로써, 종래 금속 배선은 실리콘 기판(200)상에 적층된 절연층(202)의 상부에 접합층(204), 확산 장벽층(206), 금속 도전층(208), 금속 접합층(210) 및 반사 방지막(212)이 순차 적층되는 구조를 갖는다.
도 3a를 참조하면, 실리콘 기판(200)상에 적층된 절연층(202)의 상부에는 티타늄 타겟을 이용하는 스퍼터링에 의한 물리 기상 증착법(PVD) 또는 화학 기상 증착법(CVD)을 통해 티타늄(Ti)으로 된 대략 100 - 500Å 정도의 접합층(204)과 질화 티타늄(TiN)으로 된 대략 300 - 1000Å 정도의 확산 장벽층(206)이 순차 증착된다. 이때, 스퍼터링에 의한 접합층(204) 및 확산 장벽층(206)의 형성은 제조 비용, 제조 효율 등을 고려하여 티타늄 타겟을 이용하여 동일 챔버내에서 수행된다.
다음에, 확산 장벽층(206)의 상부에 스퍼터링 등에 의한 화학 기상 증착법(CVD)을 통해 전기 전도성이 양호한 금속, 예를들면 알루미늄(Al) 또는 구리(Cu) 등의 금속을 목표로하는 소정 두께만큼(예를들면, 수천Å 정도) 증착하여 금속 도전층(208)을 형성한다.
이어서, 상기한 접합층(204) 및 확산 장벽층(206)을 형성하는 공정과 동일한 공정을 챔버내에서 수행함으로써 금속 도전층(208)의 상부에 티타늄으로 된 금속 접합층(210)과 질화 티타늄으로 된 반사 방지막(212)을 소정 두께만큼 순차 증착한다.
상술한 바와같은 공정을 통해 절연층(202)의 상부에 접합층(204), 확산 장벽층(206), 금속 도전층(208), 금속 접합층(210) 및 반사 방지막(212)이 순차 적층된 상태에서, 열처리 공정 또는 후속하는 열공정을 수행하면, 일예로서 도 3b에 도시된 바와같이, 알루미늄 또는 구리와 티타늄의 반응 및 알루미늄 또는 구리와 질화 티타늄간의 반응에 의해 접합층(204)과 금속 도전층(208)간 및 금속 도전층(208)과 반사 방지막(212)간에 금속간 화합물층(214)이 각각 형성된다.
따라서, 상술한 바와같은 종래의 금속 배선 방법에서는 상기한 금속간 화합물층의 형성을 통해 금속 배선의 집합 조직을 개선하고, 또한 금속 배선에서의 공공 형성으로 인한 불량시 금속간 화합물층이 전류 분로(shunting)층으로 기능하도록 함으로써, 금속 배선의 신뢰도를 향상시킨다.
그러나, 상술한 바와같은 종래의 금속 배선에 있어서, 두꺼운 티타늄막 또는 질화 티타늄막과 금속 도전층간의 반응에 의한 두꺼운 금속간 화합물층의 형성은 금속 배선의 저항 증가 및 전류 밀도의 증가로 인해 큰 저항열을 야기시킴으로써, 일렉트로마이그레이션에 의한 배선 신뢰도의 저하(일렉트로마이그레이션에서 결정립계를 통한 확산에 기인하는 배선 신뢰도 저하)를 초래하게 되는 근본적인 문제를 피할 수 없다.
또한, 종래의 금속 배선 구조에서는 금속 도전층(208)의 측면의 노출 부분(208a, 208b)이 일렉트로마이그레이션에서의 계면 확산 경로를 제공함으로써, 금속 배선의 신뢰도를 저하시키는 요인이 되고 있다.
더욱이, 종래의 금속 배선 제조 공정에서는 스퍼터링을 통해 접합층(204) 및 확산 장벽층(206)을 형성할 때 티타늄 타겟을 이용하여 동일 챔버내에서 수행하게 되는 데, 이 경우 티타늄으로 된 확산 접합층(204) 및 금속 접합층(210)을 증착할 때 티타늄 타겟의 표면이 소정 두께(예를들면, 10 - 100Å 정도)의 질화 티타늄으로 오염된다.
따라서, 이와같이 표면이 질소로 오염된 티타늄 타겟을 이용하여 다음 공정의 웨이퍼에서 티타늄 증착 공정을 수행할 때 초기에 순수한 티타늄이 증착되지 않고 얇은 층의 질화 티타늄이 증착된 후에 순수한 티타늄이 증착, 예를들어 티타늄 타겟의 표면에서 100Å 정도가 질소로 오염된 질화 티타늄층이고 현재 웨이퍼에 적층하고자하는 티타늄층의 목표 두께가 500Å 정도라고 가정할 때, 100Å의 오염된 질화 티타늄이 먼저 증착된 후에 나머지 400Å의 순수한 티타늄이 증착되게 된다. 그 결과, 오염된 질화 티타늄층이 티타늄과 실리콘간의 접촉 저항을 크게 증가시킴으로써 실리콘과 티타늄간의 접촉 효율을 현저하게 저하시키는 큰 요인이 된다.
그러므로, 금속 배선을 제조하는 종래 방법에서는 상기한 바와같은 문제점을 해결하기 위하여 웨이퍼 위에 별도의 셔터(shutter)를 설치하여 티타늄 증착 공정을 수행하기 전에 오염된 질화 티타늄을 셔터에 증착시켜 제거하는 방법을 이용하고 있다.
그러나, 상기한 바와같이 셔터를 이용하여 티타늄 타겟에서 오염된 질화 티타늄을 제거하는 종래 방법은 웨이퍼 위에 별도의 셔터를 설치해야 하는 복잡한 구조를 가질 뿐만 아니라 오염된 질화 티타늄을 제거하는 공정을 별도로 수행해야만 하므로 결과적으로 반도체 디바이스의 제조 비용 및 효율을 떨어뜨리는 요인으로 작용하는 문제를 여전히 갖는다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 티타늄 타겟의 표면에 있는 오염된 질화 티타늄을 이용하여 금속 배선 둘레를 덮음으로써, 배선 신뢰도를 향상시킬 수 있는 반도체 디바이스용 금속 배선을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 티타늄 타겟의 표면에서 오염된 질화 티타늄을 이용하여 금속 배선 둘레에 얇은 금속간 화합물층을 형성함으로써, 일렉트로 마이그레이션에서 결정립계를 통한 확산 및 계면 확산을 억제하여 배선 신뢰도의 저하를 방지할 수 있는 반도체 디바이스용 금속 배선을 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 일관점에 따른 본 발명은, 실리콘 기판상의 절연층의 상부에 접합층, 확산 장벽층, 금속 도전층, 금속 접합층 및 반사 방지막이 순차 적층되는 복합층 구조를 갖는 반도체 디바이스용 금속 배선에 있어서, 상기 금속 배선은: 상기 확산 장벽층과 금속 도전층 사이에 형성된 박막의 질화 티타늄으로 된 제 1 희생층; 및 상기 복합층의 상부 및 측면에 걸쳐 형성된 박막의 질화 티타늄으로 된 제 2 희생층을 포함하고, 상기 제 1 및 제 2 희생층은, 상기 금속 접합층과 함께, 열처리 공정을 통해 상기 금속 도전층의 둘레를 둘러싸는 금속간 화합물층으로 형성되는 것을 특징으로 하는 반도체 디바이스용 금속 배선을 제공한다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 실리콘 기판상의 절연층 상부에 금속 도전층을 포함하는 복합층으로 된 금속 배선을 제조하는 방법에 있어서, 상기 절연층의 상부에 티타늄으로 된 접합층과 질화 티타늄으로 된 확산 장벽층을 순차 증착하는 과정; 상기 확산 장벽층의 상부에 질소가 오염된 박막의 질화 티타늄으로 된 제 1 희생층을 증착하는 과정; 상기 제 1 희생층의 상부에 금속 도전층을 증착하는 과정; 상기 금속 도전층의 상부에 티타늄으로 된 금속 접합층과 질화 티타늄으로 된 반사 방지막을 순차 증착하고, 상기 증착된 복합층을 패터닝 및 식각하여 금속 배선을 형성하는 과정; 노출된 상기 절연막의 상부와 상기 복합층의 상부 및 측면에 걸쳐 오염된 박막의 질화 티타늄으로 된 제 2 희생층을 증착하는 과정; 열처리 공정을 통해 상기 금속 도전층의 하부, 상부 및 측면을 둘러싸는 박막의 금속간 화합물층을 형성하는 과정; 및 상기 노출된 절연층의 상부 및 상기 복합층의 상부에 형성된 상기 제 2 희생층을 제거하는 과정으로 이루어진 반도체 디바이스용 금속 배선 제조 방법을 제공한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 디바이스용 금속 배선의 단면도,
도 2는 본 발명의 바람직한 실시예에 따라 반도체 디바이스용 금속 배선을 제조하는 각 공정을 순차적으로 도시한 공정도,
도 3은 종래 방법에 따라 제조되는 반도체 디바이스용 금선 배선의 구조를 도시한 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 절연층
104 : 접합층 106 : 확산 장벽층
110 : 금속 도전층 112 : 금속 접합층
114 : 반사 방지막 116 : 확산 방지층
118 : 금속간 화합물층
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
먼저, 본 발명의 기술요지는, 첫째 금속 배선을 캡핑(capping)할 수 있도록 그 둘레를 얇은 금속간 화합물층으로 피복하여 과도한 금속간 화합물층의 형성에 기인하는 전류 밀도의 증가 및 측면을 통한 확산 경로를 차단함으로써, 일렉트로마이그레이션에 의한 배선 신뢰도의 저하를 방지하고, 또한 티타늄 타겟의 표면에 있는 오염된 질화 티타늄을 이용하여 금속간 화합물층의 일부를 형성하도록 함으로써, 종래 방법에서와 같이 셔터를 이용해 오염된 질화 티타늄을 제거하는 공정을 생략하여 반도체 디바이스의 제조 비용 및 효율을 증진시킨다는 데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 디바이스용 금속 배선의 단면도이다.
동도면에 도시된 바와같이, 본 발명의 반도체 디바이스용 금속 배선은, 실리콘 기판(100)의 상부에 절연층(102), 티타늄으로 된 접합층(104), 질화 티타늄으로 된 확산 장벽층(106), 금속간 화합물층(118), 알루미늄 또는 구리로 된 금속 도전층(110), 금속간 화합물층(118) 및 질화 티타늄으로 된 반사 방지막(114)이 순차 적층되는 구조를 갖는다. 또한, 알루미늄(Al) 또는 구리(Cu)로 된 금속 도전층(110)은 그 둘레가 금속간 화합물층(118)에 의해 캡핑되는 형태, 즉 금속 도전층(110)의 하부, 상부 및 측면 부분은 금속간 화합물층(118)으로 피복된다.
이때, 금속 도전층(110)의 상부측에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 100 - 500Å 두께의 티타늄간의 반응에 의해 형성되는 상대적으로 두꺼운 금속간 화합물층이고, 금속 도전층(110)의 하부측 및 측면 부분에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 10 - 100Å 두께의 질화 티타늄간의 반응에 의해 형성되는 상대적으로 얇은 금속간 화합물층이다.
즉, 금속 도전층(110)을 둘러싸는 금속간 화합물층에서 하부측 및 측면 부분에 형성된 금속간 화합물은 티타늄 타겟을 이용하는 스퍼터링 공정을 통해 질화 티타늄을 티타늄의 상부에 증착할 때 티타늄 타겟의 표면에 형성되는 10 - 100Å 정도의 오염된 질화 티타늄을 이용하여 증착되는 질화 티타늄과 알루미늄 또는 구리간의 열처리 반응에 의해 생성되는 것으로, 본 발명에서는 이와같이 얇은 금속간 화합물을 금속 도전층(110)의 하부 및 측면 부분에 형성함으로써, 과도한 금속간 화합물층의 형성에 기인하는 전류 밀도의 증가(금속 저항의 증가)를 억제하고 또한 측면을 통한 확산 경로를 차단하여 일렉트로마이그레이션에 의한 배선 신뢰도의 저하를 효과적으로 방지할 수 있다.
여기에서, 금속 도전층(110)의 하부측에 있는 금속간 화합물층을 형성하는 데 이용되는 10 - 100Å 정도의 얇은 질화 티타늄은 티타늄으로 된 접합층(104)의 상부에 질화 티타늄으로 된 확산 장벽층(106)을 형성할 때 도시 생략된 티타늄 타겟의 표면에 대략 10 - 100Å의 두께로 형성되는 오염된 질화 티타늄(즉, 질소로 오염된 티타늄)을 스퍼터링하여 증착한 막이고, 또한 금속 도전층(110)의 측면 부분측에 있는 금속간 화합물층을 형성하는 데 이용되는 10 - 100Å 정도의 얇은 질화 티타늄은 티타늄으로 된 금속 접합층(도 2의 112)의 상부에 질화 티타늄으로 된 반사 방지막(114)을 형성할 때 도시 생략된 티타늄 타겟의 표면에 대략 10 - 100Å의 두께로 형성되는 오염된 질화 티타늄(즉, 질소로 오염된 티타늄)을 스퍼터링하여 증착한 막이다.
따라서, 본 발명에 따른 금속 배선에서는 티타늄 타겟 표면의 오염된 얇은 질화 티타늄을 효과적으로 제거함과 동시에 이 제거되는 얇은 질화 티타늄을 이용하여 금속 도전층의 둘레를 캡핑하는 얇은 금속간 화합물층을 형성하여 금속 배선에서의 전류 밀도 증가 및 금속 배선의 측면 노출로 인한 확산 경로를 차단함으로써, 일렉트로마이그레이션에 의한 배선 신뢰도의 향상은 물론 공정 효율을 증진시킬 수 있다.
다음에, 상기한 바와같은 구조를 갖는 본 발명의 금속 배선을 형성하는 방법에 대해 첨부된 도 2를 참조하여 상세하게 설명한다.
도 2a를 참조하면, 실리콘 기판(100)상에 적층된 절연층(102)의 상부에 티타늄 타겟을 이용하는 반응성 스퍼터링에 의한 물리 기상 증착법(PVD) 또는 화학 기상 증착법(CVD)을 통해 티타늄(Ti)으로 된 대략 100 - 500Å 정도의 접합층(104)과 질화 티타늄(TiN)으로 된 대략 300 - 1000Å 정도의 확산 장벽층(106)을 순차 증착한다. 이때, 반응성 스퍼터링에 의한 접합층(104) 및 확산 장벽층(106)의 형성은 도시 생략된 티타늄 타겟을 이용하여 동일 챔버내에서 아르곤 가스 분위기 및 아르곤과 질소 가스 분위기에서 수행된다.
한편, 확산 장벽층(106)의 증착 공정이 완료되면, 티타늄 타겟의 표면은 대략 10 - 100Å 정도가 질소로 오염되는 데, 질소 가스를 넣지 않는 상태에서 아르곤 가스만으로 스퍼터링을 수행하여 대략 10 - 100Å 정도의 얇은 질화 티타늄으로 된 제 1 희생층(108)을 확산 방지층(106)의 상부에 증착한다. 따라서, 확산 장벽층(106)의 증착 공정시에 오염된 티타늄 타겟 표면의 질화 티타늄이 완전히 제거된다.
다음에, 도 2b에 도시된 바와같이, 제 1 희생층(108)의 상부에 스퍼터링 등에 의한 화학 기상 증착법(CVD)을 통해 전기 전도성이 양호한 금속, 예를들면 알루미늄(Al) 또는 구리(Cu) 등의 금속을 목표로하는 소정 두께만큼(예를들면, 수천Å 정도) 증착하여 금속 도전층(110)을 형성한다.
이어서, 상기한 접합층(104) 및 확산 장벽층(106)을 형성하는 공정과 동일한 공정을 동일 챔버내에서 수행함으로써, 도 2c에 도시된 바와같이, 금속 도전층(110)의 상부에 티타늄으로 된 금속 접합층(112)과 질화 티타늄으로 된 반사 방지막(114)을 소정 두께만큼 순차 증착한 후, 건식 식각 공정을 수행하여 복합층으로 된 금속 배선을 형성한다. 즉, 도 2a 내지 도 2c에서는 패터닝된 금속 배선이 형성된 형태로 복합층이 순차 형성되는 것으로하여 도시하였으나, 실질적으로 복합층의 적층이 완료된 후(즉, 반사 방지막(114)이 증착된 후)에 건식 식각 공정을 수행하여, 도 2c에 도시된 바와같이 패터닝된 금속 배선을 형성한다.
다른한편, 상기 언급한 바와같이 복합층으로 되어 패터닝된 금속 배선이 완료되면, 티타늄 타겟의 표면은 대략 10 - 100Å 정도가 질소로 오염되는 데, 도 2d에 도시된 바와같이, 질소 가스를 넣지 않는 상태에서 아르곤 가스만으로 스퍼터링을 수행하여 대략 10 - 100Å 정도의 얇은 질화 티타늄으로 된 제 2 희생층(116)을 노출된 절연층(102)의 상부 및 복합층으로 된 금속 배선의 측면 및 상부에 걸쳐 증착한다. 따라서, 반사 방지막(114)의 증착 공정시에 오염된 티타늄 타겟 표면의 질화 티타늄이 제거된다.
그런다음, 열처리 공정을 수행하여, 도 2e에 도시된 바와같이, 금속 도전층(110)의 둘레를 감싸는 금속간 화합물층(118)을 형성, 즉 금속 도전층(110)의 하부, 상부 및 측면 부분을 둘러싸는 금속간 화합물층(118)을 형성한다.
여기에서, 금속 도전층(110)의 상부측에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 100 - 500Å 두께의 티타늄간의 반응에 의해 형성되는 상대적으로 두꺼운 금속간 화합물층이고, 금속 도전층(110)의 하부측 및 측면 부분에 형성된 금속간 화합물층(118)은 열처리 공정시에 알루미늄 또는 구리와 대략 10 - 100Å 두께의 얇은 질화 티타늄간의 반응에 의해 형성되는 상대적으로 얇은 금속간 화합물층이다.
한편, 금속 도전층(110)이 알루미늄인 경우, 금속간 화합물층(118)을 형성하는 열처리 공정은, 수소(또는 질소, 질소/수소) 분위기의 열처리로에서 대략 350 - 450℃의 온도로 대략 30 - 60 정도를 유지시키거나 혹은 RTA(Rapid Thermal Annealing)를 이용하여 대략 350 - 450℃의 온도 범위에서 10 - 30초 정도 유지시킴으로써 수행할 수 있다.
다른한편, 금속 도전층(110)이 구리인 경우, 금속간 화합물층(118)을 형성하는 열처리 공정은, 구리가 알루미늄에 비해 녹는점이 높으므로 대략 600 - 700℃ 정도의 온도 범위에서, 상기한 알루미늄에서와 동일하게 수행할 수 있다.
다음에, 이방성 식각(RIE) 공정을 통해, 불필요한 질화 티타늄의 일부를 제거, 즉 얇은 질화 티타늄으로 된 제 2 희생막(116)중 노출된 절연층(102)상의 질화 티타늄 및 반사 방지막(114)상의 질화 티타늄을 제거함으로써, 도 2 f에 도시된 바와같은 적층 구조를 갖는 본 발명에 따른 반도체 디바이스용 금속 배선이 완성, 즉 얇은 금속간 화합물층(118)이 금속 도전층(110)을 둘러싸는 형태를 갖는 적층 구조의 금속 배선이 완성된다.
이상 설명한 바와같이 본 발명에 따르면, 금속 배선을 캡핑(capping)할 수 있도록 그 둘레를 얇은 금속간 화합물층으로 피복하여 과도한 금속간 화합물층의 형성에 기인하는 전류 밀도의 증가를 억제하고 금속 배선의 측면에서의 확산 경로를 차단함으로써, 일렉트로마이그레이션(Electromigration)에 대한 저항을 증가시켜 배선 신뢰도를 향상시킬 수 있다.
또한, 본 발명의 금속 배선 제조 방법에 따르면, 티타늄 타겟의 오염으로 인한 주기적인 클리닝 또는 셔터 등의 설치를 필요로 하지 않기 때문에 제조 비용의 절감은 물론 티타늄 타겟의 오염으로 인한 미립자의 형성을 방지함으로써 제조 효율을 증진시킬 수 있다.

Claims (10)

  1. 실리콘 기판상의 절연층의 상부에 접합층, 확산 장벽층, 금속 도전층, 금속 접합층 및 반사 방지막이 순차 적층되는 복합층 구조를 갖는 반도체 디바이스용 금속 배선에 있어서,
    상기 금속 배선은:
    상기 확산 장벽층과 금속 도전층 사이에 형성된 박막의 질화 티타늄으로 된 제 1 희생층; 및
    상기 복합층의 상부 및 측면에 걸쳐 형성된 박막의 질화 티타늄으로 된 제 2 희생층을 포함하고,
    상기 제 1 및 제 2 희생층은, 상기 금속 접합층과 함께, 열처리 공정을 통해 상기 금속 도전층의 둘레를 둘러싸는 금속간 화합물층으로 형성되는 것을 특징으로 하는 반도체 디바이스용 금속 배선.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 희생층은, 상기 확산 장벽층 및 상기 반사 방지막을 각각 증착할 때 티타늄 타겟의 표면에 형성되는 오염된 질화 티타늄을 스퍼터링하여 각각 형성되는 것을 특징으로 하는 반도체 디바이스용 금속 배선.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 및 제 2 희생층은, 10 - 100Å의 두께 범위를 각각 갖는 것을 특징으로 하는 반도체 디바이스용 금속 배선.
  4. 실리콘 기판상의 절연층 상부에 금속 도전층을 포함하는 복합층으로 된 금속 배선을 제조하는 방법에 있어서,
    상기 절연층의 상부에 티타늄으로 된 접합층과 질화 티타늄으로 된 확산 장벽층을 순차 증착하는 과정;
    상기 확산 장벽층의 상부에 질소가 오염된 박막의 질화 티타늄으로 된 제 1 희생층을 증착하는 과정;
    상기 제 1 희생층의 상부에 금속 도전층을 증착하는 과정;
    상기 금속 도전층의 상부에 티타늄으로 된 금속 접합층과 질화 티타늄으로 된 반사 방지막을 순차 증착하고, 상기 증착된 복합층을 패터닝 및 식각하여 금속 배선을 형성하는 과정;
    노출된 상기 절연막의 상부와 상기 복합층의 상부 및 측면에 걸쳐 오염된 박막의 질화 티타늄으로 된 제 2 희생층을 증착하는 과정;
    열처리 공정을 통해 상기 금속 도전층의 하부, 상부 및 측면을 둘러싸는 박막의 금속간 화합물층을 형성하는 과정; 및
    상기 노출된 절연층의 상부 및 상기 복합층의 상부에 형성된 상기 제 2 희생층을 제거하는 과정으로 이루어진 반도체 디바이스용 금속 배선 제조 방법.
  5. 제 4 항에 있어서, 상기 금속 접합층 및 반사 방지막의 증착은, 티타늄 타겟을 이용하여 동일 챔버내에서 순차 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.
  6. 제 4 항에 있어서, 상기 금속 도전층이 알루미늄일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, 수소, 질소 또는 질소/수소 분위기의 열처리로를 통해 350 - 450℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.
  7. 제 4 항에 있어서, 상기 금속 도전층이 알루미늄일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, RTA(Rapid Thermal Annealing)를 이용하여 350 - 450℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.
  8. 제 4 항에 있어서, 상기 금속 도전층이 구리일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, 수소, 질소 또는 질소/수소 분위기의 열처리로를 통해 600 - 700℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.
  9. 제 4 항에 있어서, 상기 금속 도전층이 구리일 때, 상기 금속간 화합물층의 형성을 위한 상기 열처리 공정은, RTA(Rapid Thermal Annealing)를 이용하여 600 - 700℃의 온도 범위에서 수행되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.
  10. 제 4 항에 있어서, 상기 노출된 절연층의 상부 및 상기 복합층의 상부에 형성된 상기 제 2 희생층은, 이방성 식각에 의해 제거되는 것을 특징으로 하는 반도체 디바이스용 금속 배선 제조 방법.
KR1019980045413A 1998-10-28 1998-10-28 반도체 디바이스용 금속 배선 및 그 제조 방법 KR100283480B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980045413A KR100283480B1 (ko) 1998-10-28 1998-10-28 반도체 디바이스용 금속 배선 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980045413A KR100283480B1 (ko) 1998-10-28 1998-10-28 반도체 디바이스용 금속 배선 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20000027475A KR20000027475A (ko) 2000-05-15
KR100283480B1 true KR100283480B1 (ko) 2001-04-02

Family

ID=19555809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980045413A KR100283480B1 (ko) 1998-10-28 1998-10-28 반도체 디바이스용 금속 배선 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100283480B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842669B1 (ko) * 2006-12-15 2008-06-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842669B1 (ko) * 2006-12-15 2008-06-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR20000027475A (ko) 2000-05-15

Similar Documents

Publication Publication Date Title
US4988423A (en) Method for fabricating interconnection structure
KR960010056B1 (ko) 반도체장치 및 그 제조 방법
EP0421735A2 (en) Method of Manufacturing a Semiconductor Device
US20020137330A1 (en) Process for fabricating copper interconnect for ULSI integrated circuits
US5591671A (en) Method for interconnecting layers in semiconductor device
KR100421826B1 (ko) 반도체 장치 및 그 제조방법
US6723628B2 (en) Method for forming bonding pad structures in semiconductor devices
KR100283480B1 (ko) 반도체 디바이스용 금속 배선 및 그 제조 방법
US7163884B2 (en) Semiconductor device and fabrication method thereof
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
JP2564786B2 (ja) 半導体装置およびその製造方法
JP3337758B2 (ja) 半導体装置の製造方法
KR100641910B1 (ko) 반도체 소자의 금속배선 형성방법
KR100421281B1 (ko) 반도체소자의금속배선제조방법
KR100197665B1 (ko) 반도체 소자의 금속배선 형성방법
KR100247645B1 (ko) 반도체 소자의 금속 배선 방법
KR100617046B1 (ko) 반도체 소자의 금속배선 형성방법
KR100353534B1 (ko) 반도체 소자의 금속배선 형성방법
KR0172516B1 (ko) 금속배선 형성방법
KR100373364B1 (ko) 금속배선 형성방법
KR0139599B1 (ko) 반도체 장치의 금속배선 형성방법
KR100744600B1 (ko) 반도체 소자의 금속배선 형성방법
KR100250733B1 (ko) 반도체 소자의 다중 금속층 형성 방법
KR100274346B1 (ko) 반도체소자의금속배선형성방법
KR0130381B1 (ko) 반도체장치의 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee