KR100744600B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 기판상에 형성된 제1절연막내에 콘택홀을 형성하는 단계; 상기 콘택홀내에 금속배선층 패턴을 형성하는 단계; 상기 금속배선층 패턴 및 제1절연막상에 배리어막과 제2절연막을 순차로 형성하는 단계; 상기 전체 구조물을 열처리하는 단계; 및 상기 절연막과 배리어막내에 상기 금속배선층 패턴을 노출시키는 패드를 형성하는 단계를 포함하며, 배리어막으로 금속배선의 급격한 열전달을 억제함으로써 이종접합(금속과 산화막) 사이의 열팽창 차이를 감소시켜, 박막간의 응력에 기인한 결함생성을 억제하여 소자의 신뢰성을 개선할 수 있는 것이다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 나타내는 공정별 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 나타내는 공정별 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10: 제1절연막 20: 제1콘택홀
30: 구리층 40: 질화막
50: 제2절연막 60: 제2콘택홀
70: 알루미늄 패드
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는 열적응력을 최소화하고 수율을 향상시키는 반도체 소자의 금속배선 형성방법에 관한 것이다.
현재 사용되고 있는 구리 금속배선 반도체 소자의 열처리 공정은, 도 1a 내지 도 1f에 도시된 바와 같이, 크게 저온에서 열처리하는 CMP 전 어닐링(annealing) 공정과 고온에서 열처리하는 알루미늄 패드(pad) 어닐링(annealing) 공정으로 이루어져 있다.
이와 같은 열처리 공정을 포함하는 종래 기술에 따른 반도체 소자의 금속배선 형성방법은, 도 1a에 도시된 바와 같이, 층간절연막인 제1산화막(1)내의 제1콘택홀(2)을 매립하기 충분한 두께로 금속, 예를 들어, 구리층(3)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 상기 구리층(3)을 화학기계적 연마(CMP)공정으로 평탄화하여 상기 제1산화막(1) 표면과 일치하는 구리층(3a)을 형성한다.
그런다음, 도 1c에 도시된 바와 같이, 상기 평탄화된 구리층(3a)과 제1산화막(1) 상면에 패드(pad)로서의 제2산화막(5)을 증착하고, 도 1d에 도시된 바와 같이, 제2콘택홀(6)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 상기 제2콘택홀(6)을 매립하도록 알루미늄 패드(7)를 증착하고, 도1f에 도시된 바와 같이, 상기 알루미늄 패드(7)를 열처리(annealing) 한다. 이때, 미설명 도면부호 4는 배리어막이다.
그러나, 종래 기술에 따른 반도체 소자의 금속배선의 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 금속배선 특히 구리 금속배선 소자의 구성이 열전도성(thermal conductivity)이 좋지 않은 저유전율 층간절연막의 다층 배선으로 이루 어질 경우, 후속 열처리하는 동안 구리 금속배선과 저유전 층간절연막의 열전도성 차이와 선팽창 계수 차이로 인하여 척층 박막 사이에 응력(stress)이 유발되어 소자의 신뢰성을 크게 저하시키는 문제점이 있다.
특히, 알루미늄 패드 열처리 공정시 표면이 개방(open)된 채 고온 열처리 공정이 진행되기 때문에 노(furnace)내의 복사열은 전도도가 좋은 구리 금속배선을 통해서는 소자내로 빨리 전파되는 반면, 상대적으로 전도도가 낮은 층간절연막에서는 열전도가 늦어진다.
따라서, 이종접합(구리/층간절연막)에 대한 응력(stress)을 가속화시키게 되고, 더욱이 이러한 열전도 차이에 의한 응력(stress)은 내부 하층배선으로 갈수록 층간절연막과 구리배선간의 열구배(thermal gradient) 차이가 더욱 심화되어 극심한 응력(stress)을 유발할 수 있으므로 소자의 신뢰성을 저하시키는 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 금속배선층과 층간절연막 사이에 배리어막을 형성하여 고온 열처리에 의한 응력을 최소화하고 패드막 열처리시 콘택 보이드 형성을 줄여 소자의 수율을 향상시키는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판상에 형성된 제1절연막내에 콘택홀을 형성하는 단계; 상기 콘택홀내에 금속배선층 패턴을 형성하는 단계; 상기 금속배선층 패턴 및 제1절연막상에 배리어막과 제2절연막을 순차로 형성하는 단계; 상기 전체 구조물을 열처리하는 단계; 및 상기 절연막과 배리어막내에 상기 금속배선층 패턴을 노출시키는 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 금속배선 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은, 도 2a에 도시된 바와 같이, 층간절연막인 제1절연막(10)내에 제1콘택홀(20)을 형성하고, 상기 제1콘택홀(20)을 매립하기에 충분한 두께로 상기 제1절연막(10) 상면에 금속층, 예를 들면, 구리층(30)을 증착한다.
이어서, 도 2b에 도시된 바와 같이, 상기 구리층(30)을 화학기계적 연마(CMP)공정으로 평탄화시킨다. 그러면, 상기 제1절연막(10) 표면과 일치하는 평탄화된 구리층인 구리배선 패턴(30a)이 형성된다.
그다음, 도 2c에 도시된 바와 같이, 상기 구리배선 패턴(30a)과 상기 제1절연막(10) 전면상에 배리어막, 예를들어, SiN막과 같은 질화막(40)을 형성한 다음, 상기 질화막(40)상에 제2절연막(50)을 형성한다.
상기 질화막(40)은 후속 열처리하는 동안 구리가 상기 제2절연막(50)으로의 확산하는 것을 방지하기 위하여 형성하는 것으로 고온 열처리를 가능하게 하는 역할을 수행한다. 또한, 상기 질화막(40)은 산소에 대한 저항력을 가지고 있어 상기 제2절연막(50)에서 외부확산(out diffusion)되는 산소에 의하여 상기 구리배선(30a)이 열화되는 것을 방지하는 역할도 수행한다.
한편, 상기 질화막(40)을 형성하기 전에 수소 플라즈마로 상기 구리배선(30a) 위에 존재하는 탄소계 불순물을 제거하여 구리배선 패턴(30a)과 질화막(40)간의 접착력을 강화시키는 단계를 더 포함할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 상기 결과물 전체에 대하여 열처리 공정을 진행한다. 상기 열처리 공정은 상기 구리배선 패턴(30a)의 결정화(crystalization) 시키는 공정으로, 아르곤(Ar) 분위기하에 약 150 ~ 250℃ 온도에서 진행하는 저온공정과, 아르곤(Ar) 분위기하에 약 300 ~ 400℃ 온도에서 진행하는 고온공정을 진행한다.
이때, 상기 구리배선 패턴(30a) 상면에 적층되어 있는 질화막(40)과 제2산화막(50)은 열전도성 차이에 의하여 발생되는 급속한 열전도를 지연(retardation) 하는 열전도 방지막(thermal conducting barrier) 역할을 하여 균일한 열전도를 가능하게 해주는 역할을 한다.
또한, 이종접합(구리/배리어막/층간절연막)에서 발생되는 응력(stress)을 완화시키기 위한 작업의 일환으로 저온에서 열처리를 진행하여 박막적층시 발생된 계면결함(interface defect)을 제거하여 응력에 의한 결함 전개(defect evolution)를 방지한 다음(저온공정), 고온으로 열처리하여 상기 구리배선 패턴(30a)의 결정화를 얻을 수 있도록 한다(고온공정).
이어서, 도 2e에 도시된 바와 같이, 상기 제2절연막(50)을 선택적으로 제거 하여 제2콘택홀(60)을 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 상기 제2콘택홀(60)을 매립하는 알루미늄 패드(70)를 증착한다. 이때, 상기 알루미늄 패드(70) 증착은 저온증착(cold deposition)과 고온증착(hot deposition)을 순차로 하여 상기 알루미늄 패드(70) 증착시 발생되는 웨이퍼의 온도상승을 단계적으로 이루도록 하여 응력 발생요인을 최소화하는 것이 바람직하다. 한편, 미설명 도면부호 80은 또 다른 배리어막을 나타낸다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자의 금속배선 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째로, 배리어막으로 금속배선의 급격한 열전달을 억제함으로써 이종접합(금속과 산화막) 사이의 열팽창 차이를 감소시켜, 박막간의 응력에 기인한 결함생성을 억제하여 소자의 신뢰성을 개선할 수 있다.
둘째로, 절연막과 금속배선 사이에 질화막을 삽입형성함으로써 고온 열처리 시 구리금속이 절연막으로 확산하는 것을 억제할 수 있으며, 또한 금속박막이 절연막으로부터 외부확산되는 산소에 의하여 산화되는 것을 억제하여 소자의 전기적 특성 열화를 방지할 수 있다.
셋째로, 기존의 구리배선 공정기술에서 큰 변화없이 후속열처리 공정의 순서를 변경하는 것에 의하여 공정기술의 개선효과를 얻을 수 있다.
다섯째로, 후속 열처리 공정을 2단계로 진행하여 저온공정에서는 이종접합에 의해 발생된 결함과 응력을 완화시키며, 고온공정에서는 배선의 충분한 결정화를 이루어 원하는 금속배선 특성을 얻을 수 있다.
여섯째로, 알루미늄 패드를 저온증착과 고온증착순으로 형성하여 증착시 발생하는 웨이퍼의 온도상승을 단계적으로 이루어 응력 발생요인을 최소화할 수 있다.

Claims (7)

  1. 반도체 기판상에 형성된 제1절연막내에 콘택홀을 형성하는 단계;
    상기 콘택홀내에 금속배선층 패턴을 형성하는 단계;
    상기 금속배선층 패턴 및 제1절연막상에 배리어막과 제2절연막을 순차로 형성하는 단계;
    상기 전체 구조물을 열처리하는 단계; 및
    상기 절연막과 배리어막내에 상기 금속배선층 패턴을 노출시키는 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서,
    상기 배리어막은 질화막으로 형성하고, 상기 제1 및 제2절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서,
    상기 열처리는 저온공정과 고온공정을 순차로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제3항에 있어서,
    상기 저온공정은 150 ~ 250℃ 온도의 아르곤(Ar) 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제3항에 있어서,
    상기 고온공정은 300 ~ 400℃ 온도의 아르곤(Ar) 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1항에 있어서,
    상기 패드는 알루미늄을 이용하여 저온증착 및 고온증착순으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제1항에 있어서,
    상기 배리어막을 형성하기 이전에 상기 금속배선층을 수소 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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