KR0134783B1 - 반도체 장치의 제조 방법 및 도전 레벨층간의 상호 접속 방법 - Google Patents

반도체 장치의 제조 방법 및 도전 레벨층간의 상호 접속 방법

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KR0134783B1
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이반 밀러 레트너
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Abstract

내용 없음.

Description

반도체 장치의 제조 방법 및 도전 레벨층간의 상호 접속 방법
제1도는 본 발명에 의한 방법을 사용하여 형성된 도전 레벨층간의 상호 접속부분을 도시하는 반도체 장치의 부분 정면도.
제2도 내지 제6도는 본 발명에 의한 방법에 있어서 순차적인 각 제조공정에서의 반도체 장치의 개략적인 단면도이고, 제2a도와 제3a도와 제4a도와 제5a도 및 제6a도는 제1도에서 라인 a-a를 따라 절단된 단면도이고, 제2b도와 제3b도와 제4b도와 제5b도 및 제6b도는 제1도에서 라인 b-b를 따라 절단된 단면도이다.
본 발명은 기판 본체의 표면상에 제1레벨의 도전층(이하, 제1도전 레벨층이라 함)을, 그 제1도전 레벨층이 접촉 영역을 갖도록 형성시키고, 기판본체의 표면상에 불활성층을 형성시켜 상기 제1도전 레벨층을 덮고, 상기 불활성층에 상기 접촉 영역보다 큰 윈도우를 개방(open)하여, 그 윈도우의 주변과, 접촉 영역을 한정하는(bounding) 제1도전 레벨층의 측벽간에 갭이 생기도록 접촉 영역을 노출시키고, 동시에 상기 불활성층의 윗부분에 제2도전 레벨층을 형성시켜 그 제2도전 레벨층의 일부가 상기 윈도우내 접촉 영역에 접촉되도록 하여 도전 레벨층간을 상호 접속시키는 방법에 관한 것이다.
이러한 방법은 미국 특허 제 459465호에 개시되어 있다. 이 공보에 개시된 바와같이, 제1도전 레벨층을 덮는 불활성층에 개방된 윈도우는 반응성 이온 에칭을 이용하여, 실리콘 다이옥사이드로 채택한 불활성 재료를 비등방적으로 에칭함므로써 제1도전 레벨층의 상부표면을 형성하며, 형성된 상부표면은 그후 노출된다. 비등방성 에칭 기술을 사용하는 것은 접촉 영역을 한정하는 제1도전 레벨층의 측벽에 상기 실리콘 다이옥사이드의 필렛(fillet)을 잔재시키도록 하고자 함이다. 이특허 명세서(US-A-4594606)에서 언급된 바와같이, 접촉 영역의 가장자리에 제공된 필렛은 그 접촉 영역의 가장자리를 평탄하게 하고, 그 가장자리의 두께를 점차 얇게 하여 매끄럽게 하기 때문에, 제1도전 레벨층내의 급경사의 단부(abrupt step)가 없어지게 되어서, 이와같은 급경사의 단부에 의해 발생되는 경우인 제 2 도전 레벨층이 약해지거나 끊어져 불연속하게 되는 경우가 사라지게 된다.
상기 미국 특허 명세서에 개시된 방법은 접촉 영역을 형성하는 제1레벨층의 측벽부의 경사를 작게는 하지만, 윈도우의 주변부는 여전히 수직의 단부를 이루고, 그위에 제2도전 레벨층이 중착되어야만 하기 때문에, 그 단부에서 제2도전 레벨층이 위에서 언급한 바대로 약해지거나, 끓어져 불연속을 이루는 경우가 발생할 수 있다. 더욱이, 접촉 영역을 형성하는 측벽부상의 필렛이나 또는 옥사이드 스페이서는 소정의 크기의 윈도우에 대해 제1도전 레벨층의 측벽의 경사도를 작게는 하더라도, 상기 필렛은 윈도우에 의해 노출된 제1도전 레벨층의 아래의 표면면적을 작게하므로, 따라서 접촉 윈도우에 텅스텐층을 증착하는 통상적으로 이용되어 왔던 고가의 기술을 사용하지 않음으로써 접촉 윈도우를 채우는 것이 곤란하게 되었다.
본 발명의 일양상에 따르면, 기판 본체의 표면상의 제1레벨의 도전층(이하, 제1도전 레벨층이라 함)을 그 도전 레벨층이 접촉 영역을 갖도록 형성시키고, 기판 본체의 표면상에 불활성층을 형성시켜 상기 제1도전 레벨층을 덮고, 상기 불활성층에 상기 접촉 영역보다 큰 윈도우를 개방하여, 그 윈도우의 주변과, 접촉 영역을 형성하는 제1도전 레벨층의 측벽 사이에 갭이 생기도록 접촉 영역을 노출시키고, 동시에 상기 불활성층의 윗부분에 제2도전 레벨층을 형성시키고, 그 제2도전 레벨층의 일부가 상기 윈도우내의 접촉 영역에 접속하도록 하여 도전 레벨층간을 상호 접속하는 방법에 있어서, 상기 불활성층에 윈도우를 개방한 후, 상기 제2도전 레벨층을 형성하기 전에 상기 윈도우의 주변부와 상기 접촉 영역의 간의 표면을 평탄화하기 위해 상기 갭에 재료를 제공하는 것을 특징으로 하는 도전 레벨층간을 접속하는 방법에 있다.
본 발명의 다른 양상에 따르면, 반도체 본체의 표면상에 제1도전 레벨층을 그 레벨층이 접촉 영역을 갖도록 형성시키고, 반도체 본체의 표면상에 불활성층을 형성시켜 상기 제1도전 레벨층을 덮고, 상기 불활성층에 상기 접촉 영역보다 큰 윈도우를 개방하여, 그 윈도우의 주변과, 접촉 영역을 형성하는 제2도전 레벨층의 측벽간에 갭이 생기도록 접촉 영역을 노출시키고, 동시에 상기 불활성층의 윗부분에 상기 제2도전 레벨층을 형성시키고, 그 제2도전 레벨층의 일부가 상기 윈도우내의 접촉 영역에 접속하도록 하여 반도체 장치를 제조하는 방법에 있어서, 상기 불활성층에 윈도우를 개방한후, 상기 제2도전 레벨층을 형성하기 전에 상기 윈도우의 주변부와 상기 접촉 영역간의 표면을 평탄화하기 위해 상기 갭에 재료를 제공하는 것을 특징으로 하는 반도체 장치의 제조방법에 있다.
본 발명의 양호한 실시예에서는 상기 제1도전 레벨층을 1개 이상의 전도성 스트립으로서 형성시켜, 상기 접촉 영역이 전도성 스트립의 위에 배치되도록 함과 동시에 그 전도성 스트립의 연장된 측벽부에 의해 한정되도록 하고, 상기 윈도우를 상기 전도성 스트립보다는 넓게, 그리고 그 전도성 스트립의 위에 횡방향으로 설치함과 동시에 전도성 스트립의 각 연장된 모서리부와 윈도우의 주변부간에 갭이 존재할 수 있도록 개방하여, 제1도전 레벨층의 전도성 스트립상에서 이들 전도성 스트립을 가로지르도록 설치된 제2도전 레벨층을 1개 이상의 전도성 스트립으로서 형성시킨다.
따라서, 본 발명에 의한 방법에 의하면, 적어도 표면의 단부의 높이를 작게 하므로써, 평탄화시킨 또는 보다 매끄럽게 한 표면상에 제2도전 레벨층을 증착할 수 있어, 아래 표면에서 급경사의 단부 때문에 제2도전 레벨층이 약해지고 또는 파괴되거나 하는 가능성이 감소되고, 또한 아래의 접촉 영역보다 넓은 접촉 윈도우를 이용할수 있다.
더욱이, 본 발명에 의한 방법에 의하면, 제2도전 레벨층에서 이용되고 있는 재료와는 다른 재료를 사용하여 접촉 윈도우를 채울수 있기 때문에, 접촉 윈도우를 채우는 것에 관한 문제점을 극복할 수가 있다.
또한, 본 발명에 의한 방법에 의하면, 제2도전 레벨층이 비교적 평탄해지기 때문에, 이어지는 플라스틱에 의한 캡슐 봉합에 의해 가해지는 압축응력이 제2도전 레벨층의 위에 제공되는 최종적인 불활성층, 예를 들면 플라즈마 질화물층과, 그 아래에 놓이는 불활성층에 갈라진 틈(crack)이 생성되도록 하는 패턴의 시프트에 관한 문제가 경감되는데, 그 이유를 살펴보면, 이들 문제는 계층적 표면에 의해 발생되고, 또한 발생되어 약화되더라도 최소로 되어 계층적 표면이 봉합 플라스틱 재료와 잘 맞물릴수 있기 때문이며, 이들 단부를 제거하거나 또는 작게하는 것은 위에서 기술한 바와같은 문제를 경감시킬 것이다.
유전체와 같은 불활성 재료층을 제1도전 레벨층의 형성 이후에 기판본체의 표면상에 형성할수 있다. 제1도전 레벨층은 알루미늄 또는 도핑된 다결정 실리콘과 같은 또다른 전도성 재료를 이용할수도 있고, 제2도전 레벨층은 알루미늄으로 구성될수 있으며, 예를 들면, ALSi, 또는 ALCu층을 포함할수도 있다.
접촉 영역의 2개의 대향하는 모서리부에 불황성 재료의 필렛이 잔재하도록 불활성층을 비등방적으로 에칭함으로써 윈도우는 개방되고, 예를 들어, 실리콘 다이옥사이드의 불활성 재료의 필렛 및 제1도전 레벨층상에 형성될수 있는 에칭 정지층은 제2도전 레벨층을 규정하기 위해 필요한 연속한 처리기간중, 예를 들어 포토리소그래피 기술에 의해 형성된 마스크를 통하여 알루미늄층을 에칭하는 동안 제1도전 레벨층을 보호하여, 각각 별개의 전도성 스트립을 규정하며, 제 2 도전 레벨층을 형성하는 역할을 한다.
표면을 다른 불활성 재료로 덮고, 동시에 그 불활성 재료를 에칭하여 접촉 영역을 노출시켜, 예를 들어 처음에는 유동성에서 그 후에는 응고성을 갖는 매질을 표면에 부여하므로써 갭을 채울수 있다. 용매내에 분산된 절연물질을 상기 유동성에서 응고성으로의 변화를 보이는 매개물로서 사용할 수 있다. 적절한 매개물로서는 스핀-온-글래스(spin-on-glass)를 이용하는 것이 좋으며, 이것이 액체상태일때는, 우선적으로 낮은 레벨쪽으로 흘러 갭을 채울수 있고 또한 접촉 영역을 비교적 얇게 덮는 절연재료층으로서, 이 얇은 층은 비교적 빠르고 용이하게 에칭을 통해 제거될수 있다. 스핀-온-글래스는 불활성층에서 움푹들어간 부분(niches)(이하, 오목부라고 함) 또는 좁고 길게 갈라진 틈(crevice)(이하, 틈이라고 함)으로 흘러 들어가므로서, 이 불활성층에서 단부의 높이를 작게하거나, 매끄럽게 하여, 이렇게 평탄하고 매끄럽게된 표면에 제2도전 레벨층을 형성하므로, 여전히 수직의 모서리부 또는 단부에서의 채워진 상태가 양호하지 않아 제2전성성 레벨층이 약해지거나 또는 원치않게 끊어지게 되는 가능성이 저하돠고, 또는 소정의 제2도전 레벨층을 형성하기 위해서 증착된 도전 재료를 패턴화한 후에 도전 재료가 불활성층의 단부 또는 니츠에 잔재하는 경우에 생길수 있는 제2도전 레벨 부분간의 원치않는 단락의 가능성도 없어지거나 또는 저하된다.
이하에서는 도면을 참조하여 본발명의 실시에를 설명하기로 하겠다.
첨부된 도면에 있어서, 각 도는 실척으로 도시하고 있는 것이 아니며, 또한 상대적인 크기도 도면의 명확화를 위해 변경되었음을 이해하길 바란다.
제1도와 제6a도 및 제6b도는 이중 레벨의 금속화층을 갖고 있는 반도체 본체(1)(본 예에서는 단결정 실리콘 본체이다)의 부분을 도시한다. 도시되지는 않았지만, 반도체 본체(1)는 (예를 들어, 바이폴라 트랜지스터나, 또는 절연 게이트 전계효과 트랜지스터와 같은) 반도체 디바이스를 형성하는 도핑영역을 갖고 있는것이며, 이것을 위해 금속화층은 접속부를 형성한다.
도시된 바와 같이, 반도체 본체의 표면(2)은 그 윗부분에 실리콘 다이옥사이드로 구성된 불활성층(3)으로 덮여 있고, 상기 표면의 윗부분은 제1도전 레벨층 또는 금속화 레벨층(4)이 구비되어 있다. 본 예에서의 제1도전 레벨층(4)은 병렬구조의 알루미늄 스트립(5) 형태로 제공되어 있으며, 도면에서 도시된 것은 단지 2개 뿐이지만 그 수는 다수일수도 있다.
불활성 재료로 이루어진 또다른 불활성층(6)이 제1도전 레벨층(4)의 윗부분에 제공되어 있고, 도시된 바와 같이, 스트립(5)에 대해 수직으로 길게 설치된, 본 예에선 알루미늄 스트립(8)의 형태인 제2금속화 레벨층(7)은, 불활성층(6)에 윈도우 또는 접촉개구(9)를 형성하여 제1금속화 레벨층(4)과 제 2 금속화 레벨층(7)의 접촉 영역을 노출시킨후에, 불활성층(6)의 윗부분에 제공한다.
특히, 제1도와 제3a도 및 제3b도로부터 명백한 바와 같이, (명확하게 도시하기 위해 제1도에서 점선으로 표시된) 접촉영역(10)은 본 예에선 직사각형이며, 스트립(5)에서 연장된 2개의 대향하는 측벽(5a)에 의해서 한쪽 방향이 한정된다.
또한, 제1도에서 도시한 바대로, 2개의 스트립(8)만이 도시되고 있지만 그 이상이 존재할수 있으며, 제1 및 제 2 금속화 레벨층(4 및 7)간에는 1이상의 상호 접속이 존재할수 있다.
제1 및 제2 금속화 레벨층(4 및 7)과, 제1금속화 레벨층(4)의 1스트립(5)과 그 1스트립(5)의 위에 놓이는 제2금속화 레벨층(7)의 1스트립(8)간의 상호 접속을 형성하는 방법은 제2도 내지 제6도를 참조하여 이하에서 기술하기로 한다.
제2a도 및 제2b 도에 도시된 바와 같이, 열성장시킨 실리콘 다이옥사이드층(3)을 반도체 본체(1)의 표면에 형성하고, 필요시 통상적인 포토리소그래피와 에칭기술을 이용하여 상기 층(3)에 개구(도시되지 않음)를 형성하여, 그 다음에 반도체 본체(1)의 접촉 디바이스 영역에 금속화 부분이 형성되도록 한후, 상기 층(3)위에 알루미늄층(4a)을 본예에서 500nm(나노미터)의 두께로 증착하고, 계속해서 그층(4a)의 위에 텅스텐-티타늄 합금층(4b)을 본예에서 100nm의 두께로 증착한다.
그리고 이때, 복합층(4)을 통상적인 포토리소그래피와 에칭기술을 사용하여 패턴화하여, 제1금속화 레벨층(4)의 전도성 스트립(5)을 형성한다. 따라서, 각 전도성 스트립(5)은 아래측의 알루미늄층(4a)과, 위측의 합금층(4b)으로 구성된 복합스트립인 것은 명백해진다. 본예에서 전도성 스트립(5)의 폭은 1.8마이크로미터일수 있고, 또한 이들 전도성 스트립간의 떨어진 거리도 1.8마이크로미터일수 있다. 다음, 제1금속화 레벨층(4)을 덮는 불활성층(6)을 형성하기 위해, 저온 또는 플라즈마 증착기술을 사용하여 실리콘 다이옥사이드 형태의 불활성 재료를 증착한다. 본예에서의 불활성층(6)의 두께는 상기 층(4a와 4b)의 두께와 동일한 두께인 600nm이다.
통상적인 기술을 사용하여 불활성층(6)의 위에 포토레지스트층(도시되지 않음)을 형성하고, 이 포토레지스트층을 패턴화하여 전도성 스트립(5)의 소망 접촉 영역(10) 위의 포토레지스트층(6)을 예를 들어 반응성 이온 에칭을 통해 비등방적으로 에칭시켜 제 3a 도와 제 3b 도에 도시된 바와 같이, 접촉 윈도우 또는 개구(9)을 형성한다.
불활성층(6)에 형성될 때의 접촉 개구(9)의 크기는 포토레지스트층(도시되지 않음)에 형성되는 윈도우의 선택 크기에 의해 결정된다. 포토레지스트층에서 윈도우의 크기는, 접촉 개구(9)가 전도성 스트립(5)의 각 측벽(5a)을 넘어 불활성층(6)의 두께 Tox보다 다소 큰 거리만큼 연장되도록 정해지며, 그리고 포토레지스트층에서 윈도우를 통한 비등방성 에칭은 텅스텐-티타늄 합금층(4b)에서 정지하도록 제어하므로, 합금층(4b)은 에칭 정지 장벽으로서 작용하고, 이에 따라 전도성 스트립(5)의 측벽(5a)에 불활성 재료로 채택된 실리콘 다이옥사이드의 필렛(6b)을 잔재시킨다.
접촉 개구(9)의 정확한 넓이(W)는 특정 처리 조건 및 공차에 의해 결정되지만, 그 폭(W)은, 위에서 설명한 바와같이, 불활성층(6)의 두께 Tox가 0.6 마이크로미터이고 스트립(5)의 폭이 1.8 마이크로미터일 때, 4 마이크로미터일수 있다. 접촉 개구(9)의 길이 (L)는, 아래에서 설명되겠지만, 처리 조건 및 공차가 고려될 때, 소망 크기의 접촉 영역(10)에 의해 결정될 것이다.
접촉 영역(10)을 노출시키기 위한 접촉 윈도우(9)의 개방은, 이 접촉 윈도우(9)의 폭(W)방향에서, 접촉 영역(10)의 양측의 불활성층(6)에 각 갭(11)을 형성시키며, 이들 2개의 각 갭은 점촉 윈도우(9)의 주변의 각 측벽(9b)과 전도성 스트립(5)의 측벽(5a)에 인접하는 필렛(6b)간에서 한정된다.
제2도전 레벨층(7)을 형성하기 전에, 갭(11)에 재료를 채워 평탄화, 즉 접촉 윈도우(9)의 주변과 접촉 영역(10)간의 표면을 매끄럽고, 평탄하게 한다.
본 예에서 상기 재료는, 처음에는 유동성이어서 표면에 흘러 들어가 틈과 오목부를 채우고, 그 다음 경화 또는 응고될 수 있는 평탄화 매질로서, 이와 같은 매질은 표면으로 부여한후 가열하여 캐리어 용매를 증발시키면, 응고 또는 경화되어 실리콘 다이옥사이드의 클래스형 층을 형성하는 스핀-온-글래스로 하는 것이 적절하다. 본 목적에 적합한 스핀-온-글래스에는 많은 상이한 형태가 있는데, 예를 들어, 미국의 얼라이드 캐미칼 사에 의해 제품명 아쿠글래스 204(Accuglass 204)로 재조되는 스핀-온-글래스의 경우처럼, 1-프로파놀에 페닐실록산(phenysiloxane)을 함유한 것일 수도 있고, 또는 얼라이드 캐미칼 사에 의해 제품명 아쿠글래스 108로 제조되는 스핀-온-글래스의 경우에서 처럼, 1-프로파놀에 매틸 페닐실록산(methyl-phenysiloxane)을 함유한 것일수도 있고, 일본 소재의 오티카 공업 사의 제품명 P48340의 스핀-온-글래스의 경우처럼, 에탄올중에서 인 도핑된 실라놀(silanol)을 함유한 것일 수도 있으며, 또는 다른 적당한 스핀-온-글래스일 수 도 있다.
스핀-온-글래스가 반도체 본체(1)의 표면에 부여될 때, 반도체 본체 또는 웨이퍼(1)는 회전하게 되어, 스핀-온-글래스 용액을 균일하게 확산시킨다. 웨이퍼의 표면에 부착시킨 스핀-온-글래스 용액의 양은 예를 들어 동일한 표면영역의 평탄한 시험 웨이퍼상에서 50 내지 100nm 두께의 층을 형성하는것과 동일한 양으로 선정한다.
따라서, 스핀-온-글래스를 웨이퍼 표면상에 흘리면, 틈 또는 오목부로 그 스핀-온-글래스가 흘러 들어가, 웨이퍼 표면을 평탄하게 또는 매끄럽게 하여, 웨이퍼 표면단부의 높이를 저하시킨다. 스핀-온-글래스는 웨이퍼 표면의 최저 레벨의 각 위치로 우선적으로 흐르기 때문에, 우선적으로는 갭(11)이 채워지므로, 상대적으로 높은 표면영역을 덮는 스핀-온-글래스의 층이 얇아지게 된다.
표면의 평탄화 또는 매끄러움의 정도, 즉 표면에서 어느 단부의 높이를 저하시킬만큼의 스핀-온-글래스의 양은 알콜 용매중에 실리카 매질, 즉 메틸실록산의 농도를 조정하므로써 제어할수 있다.
반도체 본체(1)를 가열하여, 스핀-온-글래스중의 알콜 용매를 증발시켜, 실리콘 다이옥사이드의 글래스형 전기절연층(13)을 잔재시킨다. 상술한 바에서 알수 있듯이, 스핀-온-글레스는 처음에 유동성이기 때문에, 전기절연층(13)은 제 4a 도 및 제 4b 도에 바와같이, 불활성층(6)에서 단부의 정상, 즉, 불활성층에서 최고 높이 또는 최고 두께를 갖는 영역의 정상표면(6`)에서 아주 얇게 되고, 그리고 접촉 윈도우(9)내의 불활성층의 단부에 의해 형성된 오목부 또는 틈(6``)에서 가장 두껍게 된다. 전도성 스트립의 접촉 영역(10)의 정상부분에서 전기절연층(13)의 두께는 상기 2개의 극한치의 중간치일 수 있다.
그리고 이때, 어느 적당한 통상의 습식 또는 건식 에칭법을 사용하여 합급층(4b)의 정상 표면이 노출될때까지, 전기절연층(13)을 반도체 본체(1)의 표면상에서 균일하게 에칭한다. 제 5a 도 및 제 5b 도에 도시된 바와같이, 반도체 본체의 표면에서 갭(11) 및 어느 다른 틈 또는 단부는 응고된 스핀-온-글래스에 의해 형성된 절연재료(13b)로 채워져 있다. 접촉 윈도우(9)의 주변의 연장 폭을 갖는 벽(9a), 즉 전도성 스트립(5)을 가로질러 연장하는 측벽에 응고된 스핀-온-글래스의 필렛(13a)이 잔재하게 된다. 따라서, 전도성 스트립(5)을 가로지르는 접촉 영역(10)의 폭은 전도성 스트립(5)의 측벽(5a)에 의해 결정되고, 또한 전도성 스트립(5)에 따른 접촉 영역(10)의 길이는 접촉 윈도우(9)의 길이(1)와 필렛(13a)에 의해 결정된다.
다음, 제6a 도 및 제6b 도에 도시된 바와같이, 제2알루미늄 함유 도전층, 예를 들면 AlSi 또는 AlCu를 평탄화한 불활성층의 위에 본예에서는 1000nm의 두께로 증착한다. 통상적인 포토리소그래피 및 에칭기술을 사용하여, 제2도전층을 패턴화하여 제2도전 레벨층(7)을 한정한다. 위에서 설명한 바와같이, 본예에서 제2도전 레벨층(7)은 도시된바처럼 도전 스트립(5)에 수직으로 설치된 평행한 도전 스트립(8)을 구성한다. 도전 스트립(8)의 폭(a`)은 1.8마이크로미터이고, 또한 이들 스트립간도 동일한 거리만큼 떨어져 있을수 있다.
제2알루미늄층을 패턴화하는 에칭처리중에, 제1알루미늄층은 원치않는 에칭에 의해 더 에칭될 상태에 놓일 수 있다. 그러나, 본 발명에서는 이와같은 원치않는 에칭을 방지할수도 있고 또는 최소한도로 저하시킬수 있다. 그 이유는 합금층(4b)이 접촉 영역(10)의 정상표면을 보호하고, 또한 필렛(6b)이 에칭중에 전도성 스트립(5)의 모서리가 침식되지 않도록 보호하기 때문이며, 불활성층(6)의 유전재료로서 채택된 실리콘 다이옥사이드가 잔재하고 있는 응고된 스핀-온-글래스보다는 알루미늄 에칭시에 의해 영향을 받을 가능성이 덜하다.
스핀-오-글래스는, 위에서 설명한 바와같이, 불활성층에서 다른 단부 및 틈을 매끄럽게 하거나 또는 평탄화하는 작용도 한다. 따라서, 예를 들면 제5a 내지 제6b 도에 도시된 바와같이, 불활성층(6)에서 오목부(6``)는 응고된 스핀-온-글래스(13c)를 통해 채워지기 때문에, 반도체 본체의 표면에서의 단부 높이가 낮아지게 되거나 또는 매끄럽게 된다. 따라서, 반도체 본체의 표면이 한층 매끄럽게된 상태에서, 그 표면의 위에 제2도전 레벨층을 증착하기 때문에, 알루미뉴을 증착하는 표면에 가파른 불연속 부분과 수직 모서리가 존재하는 경우에 발생되는, 알루미늄 스트립이 약해지거나, 또는 끊어지거나 하는 경우가 저하된다. 또한, 오목부(6``)와 같은 틈 또는 오목부에서 에칭을 완료하였을 때 에칭잔재를 제거하는 것은 극히 곤란하기 때문에, 이와같은 오목부나 또는 틈이 존재하는 경우, 제2도전 레벨층의 패턴화 후에 그 각 영역에 원치않는 알루미늄이 잔재할수 있고, 또한 이렇게 잔재하는 알루미늄은 인접하는 전도성 스트립을 단락시킬수 있다는 것이 명백하다. 오목부(6``)를 응고된 스핀-온-글래스(13)에서 매끄럽게 하거나, 적어도 평탄화하므로써 적어도 상술한 바와같은 문제를 감소시킬수 있다. 그러므로, 제6a도 및 제6b도에 도시된 바와같이, 한 전도성 스트립(5)의 위에 놓이는 스트립(8)은 접촉 인도우(9)를 거쳐 아래에 놓인 전도성 스트립(5)의 접촉 영역(10)과 상호접속 또는 접촉하게 된다.
스핀-온-글래스와 같이 처음에는 유동성을 갖다가, 그 후에 응고성 또는 경화성을 갖는 재료이외의 다른 재료를 갭(11)을 채우는 용도로 사용할 수도 있는데, 예를 들어 저온의 실리콘 다이옥사이드를 갭(1)을 채우도록 표면위에 증착하고, 그리고 그때, 그 실리콘 다이옥사이드를 에칭하여 합금층(4b)을 노출시키도록 할 수는 있어도, 그 실리콘 다이옥사이드는 스핀-온-글래스와 같은 유동성재료와 관련된 피복 및 틈을 채우는 특성을 갖고 있지 않다.
위에서 설명한 예에서는 불활성층(6)을 비등방적으로 에칭하여 측벽(5a)에 필렛(6b)을 잔재시키도록 하지만, 접촉 윈도우(9)를 개방하였을때에, 불활성층을 예를 들어 비등방적으로 에칭하여도 필렛은 잔재하지 않으나, 측벽(5a)을 노출시키는 것이 가능하다. 그러나, 위에서 설명한 바와같이, 필렛(6b)은 제 2 도전 레벨층의 패턴화중에서 에칭이 완료되었을때의 에칭잔재물에 의한 부식으로부터 측벽(5a)를 보호하는 작용을 한다. 또한, 필렛(6b)은 소정 크기의 접촉 윈도우(9)에 대해, 스핀-온-글래스에 의해 채워질 필요있는 갭(11)의 체적을 작게하고, 또한 스핀-온-글래스가 그와 같은 작은 갭을 보다 큰 갭보다 균일하고 더욱 일정하게 채우도록 작용한다.
마찬가지로, 제1 및 제2도전 레벨층은 반드시 평행한 스트립의 형태일 필요는 없으며, 각 도전 레벨층은 어느 전도성 패턴중에서도 원하는 전도성 패턴을 각각 채택할 수 있다. 더욱이, 도전 레벨층은 다른 도전재료로 형성되거나, 또는 2개 이상의 상이한 도전 재료로 구성된 적층일수 있는데, 그 예를 들면 제1도전 레벨층으로서는 도핑된 다결정 실리콘 레벨층을 채택할 수 있다.
제1도전 레벨층은 경우에 따라서 반도체 기판 본체의 표면에 직접적으로 형성될수 있다.
또한, 제2도전 레벨층을 제1도전 레벨층의 위에 형성하는 것과 유사한 방식으로, 1개 이상의 다른 도전 레벨층을 제2도전 레벨층의 위에 형성하는 경우에도, 본 발명에 의한 방법을 적용할 수가 있다.
본 발명에 의한 방법은, 기판 본체를 단결정의 실리콘 본체이외의 것으로 채택한 경우, 즉 예를들어 기판본체가 Ⅲ-Ⅴ족의 화합물과 같은 1개 이상의 다른 반도체 재료를 함유하는 경우에도 적용될 수가 있다. 더욱이, 본 발명에 의한 발명은 기판 본체를 반도체 본체이외의 것으로 채택한 경우, 예를 들면 액정기술에서도 사용될 수 있다.
본 발명은 위에서 설명한 예에 한정되는 것이 아니며, 다른 변형이 당업자에게는 명백할 것이다.

Claims (9)

  1. 기판 본체의 표면상의 제1도전 레벨층을 그 도전 레벨층이 접촉 영역을 갖도록 형성시키고, 기판 본체의 표면상에 불활성층을 형성시켜 상기 제1도전 레벨층을 덮고, 상기 불활성층에 상기 접촉 영역보다 큰 윈도우를 개방하여, 그 윈도우의 주변과, 접촉 영역을 한정하는 제1도전 레벨층의 측벽간에 갭이 생기도록 접촉 영역을 노출시키고, 동시에 상기 불활성층의 윗부분에 제2도전 레벨층을 형성시키고, 그 제2도전 레벨층의 일부가 상기 윈도우내의 접촉 영역에 접속하도록 하여 도전 레벨층간을 상호 접속하는 방법에 있어서, 상기 불활성층에 윈도우를 개방한 후, 상기 제2도전 레벨층을 형성하기 전에 상기 윈도우의 주변부와 상기 접촉 영역간의 표면을 매끄럽게하기 위해 상기 갭에 재료를 채우는 것을 특징으로 하는 도전 레벨층간의 상호 접속 방법.
  2. 반도체 본체의 표면상에 제1도전 레벨층을 그 레벨층이 접촉 영역을 갖도록 형성시키고, 반도체 본체의 표면상에 불활성층을 형성시켜 상기 제1도전 레벨층을 덮고, 상기 불활성층에 상기 접촉 영역보다 큰 윈도우를 개방하여, 그 윈도우의 주변과, 접촉 영역을 한정하는 제2도전 레벨층의 측벽간에 갭이 생기도록 접촉 영역을 노출시키고, 동시에 상기 불활성층의 윗부분에 상기 제2도전 레벨층을 형성시키고, 그 제2도전 레벨층의 일부가 상기 윈도우내의 접촉 영역에 접속 하도록 반도체 장치를 제조하는 방법에 있어서, 상기 불활성층에 윈도우를 개방한후, 상기 제2도전 레벨층을 형성하기 전에 상기 윈도우의 주변부와 상기 접촉 영역간의 표면을 평탄하고 매끄럽게 하기 위해 상기 갭에 재료를 채우는 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 제1도전 레벨층을 1개 이상의 전도성 스트립으로서 형성시켜, 상기 접촉 영역이 전도성 스트립의 위에 배치되도록 함과 동시에 그 전도성 스트립의 연장된 측벽부에 의해 한정되도록 하고, 상기 윈도우를 상기 전도성 스트립의 위에 횡방향으로 그 전도성 스트립보다 넓게 설치하도록 함과 동시에 전도성 스트립의 각 연장 모서리부와 윈도우의 주변부간에 갭이 존재할 수 있도록 개방하여, 상기 제1도전 레벨층의 전도성 스트립의 위에 상기 전도성 스트립을 가로지르며 설치된 제2도전 레벨층을 1개 이상의 전도성 스트립으로서 형성하는 도전 레벨층간의 상호 접속 방법.
  4. 제1항에 있어서, 상기 표면을 다른 불활성 재료로 덮어 상기 갭을 재료로 채우고, 동시에 그 불활성 재료를 에칭하여 접촉 영역을 노출시키도록 하는 도전 레벨층간의 상호 접속 방법.
  5. 제4항에 있어서, 상기 표면에 처음에는 유동성이고, 그 후에는 응고성을 갖는 매질을 부여하여 상기 갭에 재료를 채우는 도전 레벨층간의 상호 접속 방법.
  6. 제5항에 있어서, 상기 처음에는 유동성이었다가 그 후에는 응고성을 갖는 매질로는 용매내에 분산되는 절연물질을 사용하고, 상기 용매를 증발시켜 상기 매질을 응고시키는 도전 레벨층간의 상호 접속 방법.
  7. 제6항에 있어서, 상기 처음에는 유동성이었다가 그 후에는 응고성을 갖는 매질로서 스핀-온-글래스를 사용하는 도전 레벨층간의 상호 접속 방법.
  8. 제1항에 있어서, 상기 제1도전 레벨층상에 에칭 정지층을 형성시키는 도전 레벨층간의 상호 접속 방법.
  9. 제7항에 있어서, 상기 에칭 정지층으로서 텅스텐-티타늄의 합금을 사용하는 도전 레벨층간의 상호 접속 방법.
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