JPH01129445A - 導電レベル層間を相互接続する方法 - Google Patents

導電レベル層間を相互接続する方法

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JPH01129445A JP63256045A JP25604588A JPH01129445A JP H01129445 A JPH01129445 A JP H01129445A JP 63256045 A JP63256045 A JP 63256045A JP 25604588 A JP25604588 A JP 25604588A JP H01129445 A JPH01129445 A JP H01129445A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は基板本体の表面上に第1導電レベル層を、該レ
ベル層が接点領域を有するように設け、基板本体の表面
上に不活性材料層を設けて前記第1導電レベル層を覆い
、前記不活性材料層に前記接点領域よりも大きい窓をあ
けて1、咳窓の周辺と接点領域を画成する第1導電レベ
ル層の側壁との間にギャップができるように接点領域を
露出させ、かつ前記不活性材料層の頂部に第2導電レベ
ル層を設けて、該第2導電レベル層の一部が前記窓内の
接点領域に接触するようにして導電レベル層間を相互接
続する方法に関するものである。
斯種の方法は米国特許明細書第4594606号に記載
されている。これに記載されているように、第1導電レ
ベル層を覆う不活性材料にあける窓は反応性イオンエツ
チングを用いて、この場合には二酸化珪素の不活性材料
を異方性的にエツチングすることにより第1の導電性の
レベル層の頂部表面を露出させるようにして形成する。
異方性エツチング法を用いると云うことは、接点領域を
画成する第1導電レベル層の側壁に二酸化珪素のフィレ
ットを残存させると云うことを意味する。前記米国特許
明細書に記載されているように、接点領域の縁部に設け
られるフィレットは、その接点領域の縁部を平滑にし、
その縁部の厚さを徐々に薄くして滑らかにするため、第
1導電レベル層における急峻な段部がな(なり、従って
このような急峻な段部によって第2の導電性レベル層が
弱くなって裂けたりすることがなくなるゆ 前記米国特許に記載されている方法は接点領域を画成す
る第1導電レベル層の側壁部の傾斜を小さくはするが、
窓の周辺部は依然はぼ垂直の段部を成し、この上にも第
2導電レベル層が堆積されるため、この段部の個所にて
第2導電レベル層が前述したように弱々しくなったり、
裂けたりすることがある。さらに、接点領域を画成する
側壁におけるフィレット又は酸化物スペーサは所定の大
きさの窓に対する第1導電レベル層の側壁の峻度を小さ
くするが2.フィレットは窓によって露出された第1導
電レベル層の下側の表面積をも小さくし、従って接点窓
にタングステン層を堆積する通常用いられているも費用
のかかる技法を用いないで接点窓を満たすのが困難とな
る。
本発明は、基板本体の表面J―に第1導電レベル層を、
該レベル層が接点領域を有するように設け、基板本体の
表面−1−に不活性材料層を設けて前記第1導電レベル
層を覆い、前記不活性材料層に前記接点領域よりも大き
い窓をあけて、該窓の周辺と接点領域を画成する第1導
電レベル層の側壁との間にギャップができるように接点
領域を露出させ、かつ前記不活性材料層の頂部に第2導
電レベル層を設けて、該第2導電レベル層の一部が前記
窓内の接点領域に接触するようにして導電レベル層間を
相互接続する方法において、前記不活性材料層に窓をあ
けた後、前記第2導電レベル層を設ける前に前記窓の周
辺部と前記接点領域との間の表面を平滑化するために前
記ギャップに充填材料を設けたことを特徴とする導電レ
ベル層間を相互接続する方法にある。
さらに、本発明は、半導体本体の表面上に第1導電レベ
ル層を、該レベル層が接点領域を有するように設け、半
導体本体の表面上に不活性材料層を設けて前記第1導電
レベル層を覆い、前記不活性材料層に前記接点領域より
も大きい窓をあけて、該窓の周辺と接点領域を画成する
第1導電レベル層の側壁との間にギャップができるよう
に接点領域を露出させ、かつ前記不活性材料層の頂部に
第2導電レベル層を設けて、該第2導電レベル層の一部
が前記窓内の接点領域に接触するようにして半導体装置
を製造す、る方法において、前記不活性材料層に窓をあ
けた後、前記第2導電レベル層を設ける前に前記窓の周
辺部と前記接点領域との間の表面を平滑化するために前
記ギャップに充填材料を設けたことを特徴とする半導体
装置の製造方法にある。
本発明の好適例では、前記第1導電レベル層を1つ以上
の導電細条として、前記接点領域が該導電細条か、該導
電細条の上に位置すると共に該導電細条の延長側壁部に
よって画成されるように設け、前記窓を該窓が前記導電
細条よりも幅広で、しかも該導電細条を横切って延在し
、かつ導電細条の各延長縁部と窓の周辺部との間にギャ
ップができるようにあけ、第1導電レベル層の導電細条
の上にこれらの導電細条に直交して延在する第2導電レ
ベル層を1つ以上の導電細条として設けるようにする。
従って、本発明による方法によれば表面の段部の高さを
少なくとも低減させることによって平坦化、又はより一
層平滑化させた表面上に第2導電レベル層を堆積し得る
ため、下側表面における急峻な段部のために第2導電レ
ベル層が弱くなったり、又は破砕したりする可能性が低
下し、また下側の接点領域よりも広い接点窓を用いるこ
とができる。
さらに本発明による方法によれば、第2導電レベル層以
外の材料を用いて接点窓を充填させることができるので
、接点窓を充填させることに関しての問題点を克服する
ことができる。
さらに本発明による方法によれば、第2導電レベル層が
比較的平坦となるため、っぎのプラスチックによるカプ
セル封止工程により与えられる圧縮応力が、第2導電レ
ベル層の上に設けられる最終不活性層、例えばプラズマ
窒化物層や、下側の不活性層に亀裂を生ぜしめたりする
パターンのシフトに関する問題が軽減することになる。
その理由は、これらの問題は段付き表面によって生じた
り、又は少なくとも悪化し、段付き表面はカプセル封止
するプラスチック材料としっがり噛合うため、このよう
な段部を除去するか、又は少なくすることは上述したよ
うな問題を軽減することになるからである。
誘電層の如き不活性材料層を第1導電レベル層の形成以
前に基板本体の表面上に設けることがモきる。第1導電
レベル層はアルミニウムとするが、又はドープした多結
晶シリコンの如き他の導電材料とすることができる。第
2導電レベル層はアルミニラl、で構成することができ
、これは例えばAnSf又はAffiCu層とすること
ができる。
窓は接点領域の2つの対向する縁部に不活性材料のフィ
レットが残存するように不活性材料を異方性的にエツチ
ングすることによりあけることができる。不活性材料、
例えば二酸化珪素のフィレット及び第1導電層の1に設
けることのできるエツチング停止層は、第2導電レベル
層を規定するのに必要とされるつぎの処理期間中、例え
ば写真食刻により規定されるマスクを介してのアルミニ
ウム層のエツチング処理中第1導電レベル層を保護して
、別個の導電細条を規定して第2導電レベル層を形成す
るのに仕える。
表面を他の不活性材料で覆い、かつその不活性材料をエ
ツチングして接点領域を露出させ、例えば最初は流動性
で、後に凝固し得る媒質を表面に付与することによって
ギャップを充填させることができる。溶媒中に分散され
る絶縁材料を、前記最初は流動性で、後に凝固し得る媒
質として用いることができる。斯様な媒質としてはスピ
ン−オン−ガラスを用いるのが好適であり、これは液体
として適用するとレベルの低い方へと優先的に流れてギ
ャップを充填させることができ、また接点領域を覆う絶
縁材料層としてのこのスピン−オン−ガラスは比較的薄
くなり、この薄い層は比較的迅速に、しかも容易にエツ
チング除去することができる。スピン−オン−ガラスは
不活性層におけるくぼみ又は裂は目にも入り込むため、
この不活性層における段部の高低を減らし、平滑にし、
この平滑化された表面に第2導電レベル層を設けるため
、はぼ垂直の縁部又は段部での填補状態が良くならない
ために第2導電レベル層が弱くなったり、又は不所望に
断線したりする可能性が低減し、また所望な第2導電レ
ベル層を形成するために堆積導電材料をパターン化した
後に導電材料が不活性層の段部又はくぼみに残存する場
合に生じたりする第2導電レベル部分間の不所望な短絡
の可能性もなくなるか、又は低減する。
以下図面につき本発明を説明する。
なお、各図は実寸図示したものではなく、また相対的な
寸法も図面の明瞭化のために変更しであることは勿論で
ある。
第1、第6a及び第6b図は二重レベルの金属化層を有
している半導体本体1、本例では単結晶珪素本体の一部
分を示している。図示してはないが、半導体本体1は(
例えばバイポーラトランジスタ又は絶縁ゲート電界効果
トランジスタの如き)半導体デバイスを形成するための
ドープ領域を有しているのであって、金属化層はそのた
めの接続部を形成する。
図示のように、半導体本体の表面2を二酸化珪素の不活
性層3によって覆い、この層の頂部に第ルベルの導電性
、又は金属化N(以下単に第1金属化又は導電レベル層
とも称する)4を設ける。
この第1導電レベル層4を本例では平行なアルミニウム
のトラック又は細条5の形態で設ける。なお、図面には
導電細条5を僅か2つしか示してないが、これはもっと
多くすることができる。
第1導電レベル層4の頂部には不活性材料製の別のN6
を設け、この不活性N6の上に図示のように導電細条5
に対して垂直に延在する第2レベルの金属化N(以後単
に第2導電又は金属化レベル層とも称する)7を本例で
はアルミニウムのトラック又は細条8の形態にて設ける
。なお、この第2金属化レベル7は、不活性N6に窓又
は接点開口9を形成して第1及び第2金属化レベルN4
及び7の接点領域10を露出させた後に不活性層6の上
に設ける。
特に第1、第3a及び第3b図から明らかなように、接
点領域10(第1図では明瞭化のためにクロスハツチに
て示しである)を本例では矩形状とし、この接点領域の
一方向を細条5の2つの対向する延長側壁5aによって
画成する。
第1図には僅か2つの導電細条8しか示してないが、こ
れらの導電細条も同様にもっと多くすることができ、第
1と第2金属化レベル層4と7との間の相互接続部は1
つ以上とすることができる。
第1及び第2金属化レベル層4及び7並びに第1金属化
レベル層4の1つの導電細条5と、この導電細条の上に
位置させる第2金属化レベル層7の導電細条8との間の
相互接続部を形成する方法を第2〜6図につき説明する
第2a及び第2b図に示すように、熱成長させた二酸化
珪素の層3を半導体本体1の表面に形成し、かつ所要に
応じ慣例の写真食刻及びエツチング技法を用いて層3に
開口(図示せず)を形成して、つぎに半導体本体1の接
点デバイス領域に金属化部分を形成し得るようにした後
、層3の上にアルミニウム層4aを本例で500nm 
 (ナノメートル)の厚さに堆積し、ついでこの層4a
の上にタングステン−チタンニウム合金J’W4bを本
例では1100nの厚さに堆積する。
つい・で複合N4を慣例の写真食刻及びエツチング技法
を用いてパターン化して、第1金属化レベル層4の導電
細条5を形成する。従って、各導電細条5は下側のアル
ミニウム層4aと上側の合金層4bとから成る複合細条
であることは明らかである。
本例における導電細条5の幅は1.8マイクロメートル
とすることができ、またこれら細条の離間距離も1.8
マイクロメートルとすることができる。
ついで第1金属化レベル層4を覆う不活性層6を形成す
るように、低温又はプラズマ堆積技法を用いて二酸化珪
素の形態の不活性材料を堆積する。
本例では不活性N6の厚さをN4aと4bとの厚さと同
じ厚さ、即ち600nmとする。
慣例の技法を用いて不活性層6の上にホトレジスト層(
図示せず)を形成し、このホトレジスト層をパターン化
して導電細条5の所望接点領域10の上のホトレジスト
層に窓を形成する。ついで不活性層6を例えば反応性イ
オンエツチングによって異方性的にエツチングして、第
3a及び第3b図に示すように接点窓又は開口9を形成
する。
不活性層6に形成すべき接点間口9の寸法はホトレジス
トN(図示せず)に形成する窓の選択寸法によって決定
されることは勿論である。ホトレジスト層にあける窓は
接点開口9が導電細条5の各側壁5aから不活性層6の
厚さToxよりも多少大きい距離越して延在するような
寸法とし、またホトレジスト層にあけた窓を経ての異方
性エツチングはタングステン−チタン合金54bで停止
するように制御し、従って斯かる合金層4bはエツチン
グ停止障壁として作用する。これにより導電細条5の側
壁5aに不活性材料、本例では二酸化珪素のフィレット
6bを残存させる。
接点開口9の正確な幅Wは特定の処理条件と公差とによ
って決定されるが、その幅Wは上述したように不活性層
6の厚さTox @0.6マイクロメードルとし、かつ
細条5の幅を1.8マイクロメートルとする場合には4
マイクロメートルとすることができる。接点開口9の長
さlは下記に説明するように、所望寸法の接点領域1o
によって決定され、この決定には処理条件及び公差を考
慮することは勿論である。
接点領域10を露出させるために接点窓9をあけること
により、この接点窓9の幅Wの方向で、接点領域100
両側における不活性層6にそれぞれギャップ11を形成
する。これらの2つの各ギャップは接点窓9の周辺の各
側壁9bと導電細条5の側壁5aに隣接するフィレット
6bとの間に規定される。
第2導電レベル層7を形成する前にギャップ11に充填
材料を入れて平坦化、即ち接点窓9の周辺と接点領域1
0との間の表面を平滑、即ち平坦にする。
本例では上記充填材料を平坦化媒質とし、これは最初は
流動性で、表面に流すと割れ目や、裂は目に入り込み、
従ってギャップ11を充填し、ついで硬化又は凝固し得
るものである。このような媒質は、表面に付与した後に
加熱してキャリヤー溶媒を蒸発させると、凝固又は硬化
して二酸化珪素のガラス状の層を形成するスピン−オン
−ガラスとするのが好適である。上述したような目的に
好適なスピン−オン−ガラスには多くの種々のタイプの
ものがある。例えば、スピン−オン−ガラスは米国のア
ライドケミカル社により商品名アキューカラス(Acc
uglass)204として製造されているスピン−オ
ン−ガラスの場合のように1−プロパツール中にフェニ
ルシロキサンを含有するもの、又はアライドケミカル社
により商品名アキューガラス108として製造されてい
るスピン−オン−ガラスの場合のように1−プロパツー
ル中6二メチルーフエニルシロキサンを含有しているも
の、或いは東京所在のオチタ工業社製の商品名P483
40のスピン−オン−ガラスの場合のようにエタノール
中に燐ドープ−シラノールを含有するものとするが、又
は他の適当なスピン−オン−ガラスと丈ることができる
スピン〜オン〜ガラスは半導体本体1の表面に付与して
から半導体本体即ちウェハ1を回転させて、スピン−オ
ン−ガラス溶液を均一に広げるようにする。ウェハの表
面に付着させるスピン−オン−ガラス溶液の量は、例え
ば同じ表面積の平坦な試験用ウェハの上に50〜110
0nの厚さの層を形成するのと同じ量に選定する。
従って、スピン−オン−ガラスをウェハの表面上に流す
と、それが裂は目や、くぼみに入り込み、ウェファの表
面を平坦又は平滑にし、ウェハ表面の段部の高さを低く
する。スピン−オン−ガラスはウェハ表面の最低レベル
の個所に優先的に流るためギャップ11が優先的に充填
され、表面個所が相対的に高くなるにつれてそれらの個
所を覆うスピン−オン−ガラスの層が薄くなる。
表面の平坦化又は平滑化の度合、即ち表面におけるいず
れもの段部を低減させる割合はアルコール溶媒中のシリ
カ媒質、例えばメチル−シロキサンの濃度を調整するこ
とにより制御することができる。
半導体本体1を加熱して、スピン−オン−ガラス中のア
ルコール溶媒を蒸発させて、二酸化珪素のガラス状電気
絶縁層13を残存させる。上述した所から明らかなよう
に、スピン−オン−ガラスは最初は流動性であるため、
層13は第4a及び第4b図に示すように、不活性層6
における段部の頂上、即ち不活性層の最も高い、又は肉
厚の最も厚い頂部表面6′にて最も薄くなり、また接点
窓9内及び不活性層の段部によって規定されるくぼみ又
は裂は目6゛にて最も肉厚となる。導電細条の接点領域
10の頂部における層13の厚さは上記2つの極限値の
中間値とすべきである。
ついでいずれかの適当な慣例の湿式又は乾式エツチング
法を用いて合金層4bの頂部表面が露出するまでJW1
3を半導体本体1の表面上にて均一にエツチングする。
第5a及び第5b図に示すように、半導体本体の表面に
おけるギャップ11及び他のいすもの割れ目又は段部は
凝固したスピン−オン−ガラスで形成される絶縁材料1
3bで充填されたままとなる。接点窓9の周辺の延長幅
広壁部9a、即ち細条5を横切って延在する側壁にも凝
固したスピン−オン−ガラスのフィレット13aが残存
する。
従って、細条5を横切る接点領域10の幅は細条5の側
壁5aによって決定され、また細条5に沿う接点領域1
0の長さは接点窓9の長さ2とフィレット13aとによ
って決定される。
ついで第6a及び第6b図に示すように、第2のアルミ
ニウム含有導電層、例えば^j2Si又はAlCuを平
坦化した不活性層の上に本例では11000nの厚さで
堆積する。慣例の写真食刻及びエンチング法を用いて第
2導電層をパターン化して第2導電レベル層7を規定す
る。上述したように本例では第2導電レベル層7が図示
のように導電細条又はトラック5に垂直に延在する平行
な細条又はトラック8を構成する。導電細条又はトラッ
ク8の幅は1.8マイクロメートルとし、またこれらの
トラック間も同じ距離だけ離間させることができる。
第2アルミニウム層をパターン化するエツチング処理中
に第1アルミニウム層をさらに不所望にエツチングして
しまう惧れがあるが、本発明ではこような不所望なエツ
チングを防止するか、又は少なくとも低減させることが
できる。その理由は合金層4bが接点領域10の頂部表
面を保護し、またフィレット6bがエツチング中に導電
細条5の縁部が浸食されないように保護するからであり
、不活性層6の誘電材料、本例における二酸化珪素は残
存している凝固スピン−オン−ガラスはどにはアルミニ
ウム エツチング剤によって侵されることはない。
スピン−オン−ガラスは上述したように、不活性層にお
ける他の段部や、割れ目を平滑、又は平坦化する作用も
する。従って、例えば第5a〜第6b図に示すように、
不活性層6におけるくぼみ6“は凝固スピン−オン−ガ
ラス13cで満たされるため、表面における段部の高さ
が低くなるか、又は平滑化する。従って、半導体本体の
表面は一層平滑化し、この上に第2導電レベル層を堆積
するため、アルミニウムを堆積する表面に鋭い裂は目や
、垂直の縁部がある場合に生じるような、アルミニウム
トラックが弱々しくなったり、又は裂けたりするような
ことが低減する。また、くぼみ6″の如き裂は目又はく
ぼみから、従ってこのような裂は目や(ぼみがある個所
からエツチング剤により材料を除去することは極めて困
難なことであり、第2導電レベル層のパターン化の後に
そのような個所に不所望なアルミニウムが残存すること
になり、このような不所望なアルミニウムが隣接する導
電細条を短絡させたりすることがあることは明らかであ
る。くぼみ6−を凝固スピン−オン−ガラス13で満た
すか、又は少なくとも平坦化すると云うことは少なくと
も上述したような問題を低減させることになる。斯くし
て、第6a及び第6b図に示すように一方の導電細条5
の上にある細条8は接点窓9を経て下側に位置する導電
細条5の接点領域工0と相互接続、又は接触する。
ギャップ11を満たすのにはスビンーオンーガフスの如
き流動性で一1凝固性又は硬化性の材料以外の材料を用
いることができ、例えば低温の二酸化珪素をギャップ1
1を充填するように表面上に堆積し、ついでその二酸化
珪素をエツチングして合金]TJ4bを露出させるよう
釘することかできるも、この二酸化珪素はスピン−オン
−ガラスのような流動性材料に関連する被覆及び裂は目
を充填する特性を有していない。
上述した例では不活性N6を異方性的にエツチングして
側壁5aにフイシン!−6bを残存させるようにしたが
、接点窓9をあける際に不活性層を例えば等方性的にエ
ツチングして、フィレットを残存させずに、側壁5aを
露出させることもできる。しかし、上述したように、フ
ィレット6bは第2導電レベル層のパターン化中にエツ
チング剤により側壁5aが侵されないように保護する作
用をする。フィL・ット6bは所定の大きさの接点窓9
に対して、スピン−オン−ガラスによって充填させるの
に必要なギャップ11ア容積を小さ゛くし、またスピン
−オン−ガラスがそのような小さなギャップを太き目の
ギャップよりもずっと均一に、しかも−様に充填するよ
うにも作用する。
同様に、第1及び第2導電レベル層は必ずしも平行な細
条状とする必要はなく、各導電レベル層は任意の所望な
導電性パターンとすることができる。さらに、導電レベ
ル層は他の導電材料又は2つ以上の異なる導電材料製の
積層で形成することができ、例えば第1導電レベル層は
ドープした多結晶シリコンとすることができる。
第1導電レベル層は場合によっては基板本体の表面に直
接設けることもできる。
また、第2導電レベル層を第1導電レベル層の上に設け
るのと同様な方法で1つ以上の他の導電レベル層を第2
導電レベル層の上に設けるのにも本発明方法を適用する
ことができる。
本発明による方法は基板本体を単結晶珪素本体以外のも
のとする場合、例えば基板本体を■−V族の化合物の如
き1つ以上の異なる半導体材料製とする場合にも用いる
ことができる。さらに本発明は基板本体を半導体本体以
外のものとする場合、例えば液晶技術に用いることもで
きる。
本発明は上述した例のみに限定されるものでなく、幾多
の変更を加え得ること勿論である。
【図面の簡単な説明】
第1図は本発明による方法を用いて形成した導電レベル
層間の相互接続部を示す半導体デバイスの一部の頂面図
; 第2〜第6図は本発明による方法61丁おける順次の各
製造段における断面図であり、第2a、第3a、第4a
、第5a及び第6a図は第1図のa−a線上での断面図
であり、第2b、第3b、第4b、第5b及び第6b図
は第1図のb−b線上での断面図である。 1・・・半導体本体    2・・・半導体本体の表面
3・・・不活性N     4・・・第1導電レベル層
4a・・・アルミニウム層 4b・・・タングステン−チタン合金層5・・・第ルベ
ルの導電細条 6・・・不活性層     6b・・・フィレット6″
・・・くぼみ個所   7・・・第2導電レベル層8・
・・第2レベルの導電細条 9・・・接点開口     10・・・接点領域11・
・・ギャップ 13・・・絶縁層(スピン−オン−ガラス)13a・・
・フィレット 13b・・・スピン−オン−ガラス充填部FIG、3a FIG、5a FIG、5a FIG、6b

Claims (1)

  1. 【特許請求の範囲】 1、基板本体の表面上に第1導電レベル層を、該レベル
    層が接点領域を有するように設け、基板本体の表面上に
    不活性材料層を設けて前記第1導電レベル層を覆い、前
    記不活性材料層に前記接点領域よりも大きい窓をあけて
    、該窓の周辺と接点領域を画成する第1導電レベル層の
    側壁との間にギャップができるように接点領域を露出さ
    せ、かつ前記不活性材料層の頂部に第2導電レベル層を
    設けて、該第2導電レベル層の一部が前記窓内の接点領
    域に接触するようにして導電レベル層間を相互接続する
    方法において、前記不活性材料層に窓をあけた後、前記
    第2導電レベル層を設ける前に前記窓の周辺部と前記接
    点領域との間の表面を平滑化するために前記ギャップに
    充填材料を設けたことを特徴とする導電レベル層間を相
    互接続する方法。 2、半導体本体の表面上に第1導電レベル層を、該レベ
    ル層が接点領域を有するように設け、半導体本体の表面
    上に不活性材料層を設けて前記第1導電レベル層を覆い
    、前記不活性材料層に前記接点領域よりも大きい窓をあ
    けて、該窓の周辺と接点領域を画成する第1導電レベル
    層の側壁との間にギャップができるように接点領域を露
    出させ、かつ前記不活性材料層の頂部に第2導電レベル
    層を設けて、該第2導電レベル層の一部が前記窓内の接
    点領域 に接触するようにして半導体装置を製造する方
    法において、前記不活性材料層に窓をあけ た後、前記
    第2導電レベル層を設ける前に前 記窓の周辺部と前記
    接点領域との間の表面を平滑化するために前記ギャップ
    に充填材料を 設けたことを特徴とする半導体装置の製
    造方法。 3、前記第1導電レベル層を1つ以上の導電細 条として、前記接点領域が該導電細条か、該導電細条の
    上に位置すると共に該導電細条の延長側壁部によって画
    成されるように設け、前記窓を該窓が前記導電細条より
    も幅広で、しかも該導電細条を横切って延在し、かつ導
    電細条の各延長縁部と窓の周辺部との間にギャップがで
    きるようにあけ、第1導電レベル層の導電細条の上にこ
    れらの導電細条に直交して延在する第2導電レベル層を
    1つ以上の導電細条として設けることを特徴とする請求
    項1又は2に記載の方法。 4、前記表面を他の不活性材料で覆うことによって前記
    ギャップに充填材料を設け、該不活性材料の充填材料を
    エッチングして前記接点領域を露出させることを特徴と
    する請求項1、2又は3のいずれかに記載の方法。 5、前記ギャップの充填材料を、最初は流動性で、つい
    で凝固し得る媒質を前記表面に付与することにより設け
    ることを特徴とする請求項4に記載の方法。 6、最初は流動性で、ついで凝固し得る媒質として溶媒
    中に分散させた絶縁物質を用い、溶媒を蒸発させること
    によって前記媒質を凝固させることを特徴とする請求項
    5に記載の方法。 7、最初は流動性で、つぎに凝固し得る媒質としてスピ
    ン−オン−ガラスを用いることを特徴とする請求項6に
    記載の方法。 8、第1導電レベル層の上にエッチング停止層を設ける
    ことを特徴とする請求項1〜7のいずれかに記載の方法
    。 9、エッチング停止層としてタングステン−チタン合金
    を用いることを特徴とする請求項7に記載の方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58908781D1 (de) * 1989-09-08 1995-01-26 Siemens Ag Verfahren zur globalen Planarisierung von Oberflächen für integrierte Halbleiterschaltungen.
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
JP2518435B2 (ja) * 1990-01-29 1996-07-24 ヤマハ株式会社 多層配線形成法
JPH0482263A (ja) * 1990-07-25 1992-03-16 Sharp Corp 半導体記憶装置
JP2640174B2 (ja) * 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
JPH0645327A (ja) * 1991-01-09 1994-02-18 Nec Corp 半導体装置の製造方法
US5086017A (en) * 1991-03-21 1992-02-04 Industrial Technology Research Institute Self aligned silicide process for gate/runner without extra masking
JP2921773B2 (ja) * 1991-04-05 1999-07-19 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
CA2056456C (en) * 1991-08-14 2001-05-08 Luc Ouellet High performance passivation for semiconductor devices
US5245213A (en) * 1991-10-10 1993-09-14 Sgs-Thomson Microelectronics, Inc. Planarized semiconductor product
JP2771057B2 (ja) * 1991-10-21 1998-07-02 シャープ株式会社 半導体装置の製造方法
KR100220297B1 (ko) * 1991-12-02 1999-09-15 김영환 다층금속 배선구조의 콘택제조방법
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
DE4239075C1 (de) * 1992-11-20 1994-04-07 Itt Ind Gmbh Deutsche Verfahren zur globalen Planarisierung von Oberflächen integrierter Halbleiterschaltungen
JP2705513B2 (ja) * 1993-06-08 1998-01-28 日本電気株式会社 半導体集積回路装置の製造方法
US5438022A (en) 1993-12-14 1995-08-01 At&T Global Information Solutions Company Method for using low dielectric constant material in integrated circuit fabrication
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
US5482897A (en) * 1994-07-19 1996-01-09 Lsi Logic Corporation Integrated circuit with on-chip ground plane
US5728453A (en) * 1995-12-28 1998-03-17 Advanced Micro Devices, Inc. Method of fabricating topside structure of a semiconductor device
US5663108A (en) * 1996-06-13 1997-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized metal pillar via process
TW347576B (en) * 1996-12-18 1998-12-11 Siemens Ag Method to produce an integrated circuit arrangement
US5863707A (en) * 1997-02-11 1999-01-26 Advanced Micro Devices, Inc. Method for producing ultra-fine interconnection features
US6323046B1 (en) * 1998-08-25 2001-11-27 Micron Technology, Inc. Method and apparatus for endpointing a chemical-mechanical planarization process
DE10145724A1 (de) * 2001-09-17 2003-04-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur unter Verwendung einer Schutzschicht und Halbleiterstruktur
JP2008031872A (ja) * 2006-07-26 2008-02-14 Yamaha Marine Co Ltd メタルガスケットによるシール構造

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1308496A (en) * 1970-09-18 1973-02-21 Plessey Co Ltd Semiconductor devices
US4185294A (en) * 1975-12-10 1980-01-22 Tokyo Shibaura Electric Co., Ltd. Semiconductor device and a method for manufacturing the same
JPS5836497B2 (ja) * 1975-12-23 1983-08-09 富士通株式会社 ハンドウタイソウチノセイゾウホウホウ
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
JPS56137656A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Multilayer wiring structure and its manufacture
JPS57170550A (en) * 1981-04-15 1982-10-20 Toshiba Corp Manufacture of semiconductor device
JPS57208160A (en) * 1981-06-18 1982-12-21 Fujitsu Ltd Semiconductor device
JPS582031A (ja) * 1981-06-29 1983-01-07 Toshiba Corp 半導体装置の製造方法
JPS5833865A (ja) * 1981-08-24 1983-02-28 Toshiba Corp 半導体記憶装置及びその製造方法
JPS58216445A (ja) * 1982-06-10 1983-12-16 Nec Corp 半導体装置およびその製造方法
JPS59112239A (ja) * 1982-11-18 1984-06-28 Kyowa Dengiyou:Kk 荷重変換器
JPS60245254A (ja) * 1984-05-21 1985-12-05 Hitachi Ltd 層間絶縁膜の形成方法
DE3421127A1 (de) * 1984-06-07 1985-12-12 Telefunken electronic GmbH, 7100 Heilbronn Verfahren zum herstellen einer halbleiteranordnung
US4619839A (en) * 1984-12-12 1986-10-28 Fairchild Camera & Instrument Corp. Method of forming a dielectric layer on a semiconductor device
JPS61164242A (ja) * 1985-01-17 1986-07-24 Seiko Epson Corp 半導体装置の製造方法
JPS61174650A (ja) * 1985-01-28 1986-08-06 Mitsubishi Electric Corp 半導体装置
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
US4719125A (en) * 1985-10-11 1988-01-12 Allied Corporation Cyclosilazane polymers as dielectric films in integrated circuit fabrication technology
DE8613511U1 (ja) * 1986-05-17 1987-10-15 Philips Patentverwaltung Gmbh, 2000 Hamburg, De
US4824521A (en) * 1987-04-01 1989-04-25 Fairchild Semiconductor Corporation Planarization of metal pillars on uneven substrates

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Publication number Publication date
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DE3886882D1 (de) 1994-02-17
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