KR100686182B1 - 네트워크 온 칩 내 ｉｐ 코아 스캔 테스트 제어 장치 - Google Patents

Abstract

본 발명은 네트워크 온 칩(Network on Chip ; NoC) 내 IP 코아 스캔 테스트 제어 장치에 관한 것이다. 특히 본 발명은 해당 NoC의 통신 기반 구조의 네트워크 계층 이하 하부 계층을 그대로 사용하여 패킷 형태의 테스트 패턴을 인가하고 테스트 결과를 출력하여 내장된 IP 코아의 테스트를 수행함으로써, NoC에 적합한 테스트 접근 구조를 제공한다. 이로 인해 효율적인 IP 코아 테스트 및 디버깅이 가능하도록 한 효과가 있다.

NoC, 테스트, 스위치, IP, SoC, DFT(Design-For-Testability)

Description

네트워크 온 칩 내 ＩＰ 코아 스캔 테스트 제어 장치{IP core scan test controlling apparatus within Network-on-Chip}

도 1은 일반적인 NoC의 개념도

도 2는 일반적인 메쉬 구조에서의 노드 구성 예를 보인 도면

도 3은 종래 NIMA의 개념적인 구조를 보인 도면

도 4는 본 발명에 따른 NoC의 패킷 형식의 일 예를 보인 도면

도 5는 본 발명에 따른 테스트 제어 장치가 적용된 NoC의 전체 구조를 보인 도면

도 6의 (a),(b)는 본 발명에 따른 테스트 패턴의 재배열 예를 보인 도면

도 7은 본 발명에 따른 패턴 정보 필드에 대한 고려 과정을 보인 도면

도 8의 (a),(b)는 본 발명에 따른 스캔 테스트를 위한 패킷 형식의 일 예를 보인 도면

도 9는 본 발명에 따른 테스트 제어 장치의 일 실시예를 보인 상세 블록도

본 발명은 네트워크 온 칩(Network on Chip ; NoC)에 관한 것으로서, 특히 상기 NoC 내 IP(Intellectual Property) 코아 스캔 테스트 제어 장치에 관한 것이다.

반도체 공정기술의 발달로 칩의 집적도가 급속히 높아지면서, 다수의 프로세서 및 메모리 등으로 구성되는 시스템이 하나의 칩에 구현되는 시스템 온 칩(System on Chip ; SoC)이 널리 활용되고 있다. 그리고 빠르게 증가하는 멀티미디어(multimedia) 및 통신(communication) 기능을 수용하기 위해서는 SoC 기술이 필수적이다.

상기 SoC 내의 IP 코아 간의 통신을 위하여 주로 버스 구조가 사용되고 있다. 그러나, 버스 구조는 다수의 IP 코아가 하나의 버스를 공유하기 때문에 IP 코아간의 통신 속도가 느리고, 하나의 IP 코아에서 다른 IP 코아로의 신호 전달은 특정 IP 코아에만 전달되는 것이 아니라 모든 IP 코아에 전달되므로 전력 소모가 많은 단점이 있다.

또한, 하나의 버스를 공유하는 IP 코아의 개수가 증가할수록 부하가 증대되어 IP 코아간의 전송 속도가 감소하는 단점이 있어 하나의 버스에 연결할 수 있는 IP 코아의 개수에 제한이 있게 된다.

이와 같이 버스 구조를 사용하는 SoC는 설계 복잡도의 증가에 따라 전력 소비와 확장성 등의 측면에서 볼 때 효율적이지 못하게 된다는 단점을 갖고 있다. 또한 복수의 버스 마스터가 버스의 통제권을 얻기 위해 경쟁을 하기 때문에 버스 마스터의 수가 증가할수록 데이터 전송 지연이 증가되어 성능이 저하되고, 버스의 성능이 구성 요소 즉, IP 코아에 의해 결정되기 때문에 버스의 성능을 최대한 사용할 수 없다.

따라서 상기 버스 구조를 사용하는 SoC의 문제점을 해결하기 위하여 SoC 내의 IP 코아간의 연결을 스위치를 사용하여 네트워크로 구성한 플랫폼인 NoC가 제안되었다.

상기 NoC가 SoC 설계에 적합한 이유는, 큰 대역폭을 유지하면서 새로운 IP 코아를 쉽게 네트워크에 추가해 나갈 수 있는 확장성 때문이다. 이때 각 IP 코아마다 동일한 네트워크 프로토콜을 사용함으로써 이를 구현하는 하드웨어/소프트웨어를 재사용 할 수 있다.

도 1은 상기 네트워크 구조를 NoC의 일반적인 개념도로서, 2-D(2-Dimentional) 메쉬(Mesh) 구조의 일 예를 보이고 있다. 상기 NoC는 SoC의 프로세서, 메모리, 및 다양한 IP 코아와 같은 리소스들을 스위치에 의해 상호 연결한 구조로 정의되며, 그 구조는 각 노드가 하나의 리소스와 하나의 스위치를 포함한다.

하나의 스위치는 4개의 이웃한 스위치 및 하나의 리소스와 각각 전 이중 (full-duplex) 방식으로 연결되며, 상기 리소스는 일반적으로 패킷 형태의 메시지를 주고받으며 통신을 한다.

도 2는 2-D 메쉬 구조에서의 노드 구성 예이다. 도 2에서 네트워크 인터페이스(Network Interface ; NI)는 스위치와 리소스 간의 통신을 위하여 필수적으로 필요한 인터페이스부로서, OSI(Open Systems Interconnection) 모델의 네트워크 계층(Network layer)에 해당하며, 하드웨어로 구현된다. 그리고, 리소스 네트워크 인터페이스(Resource-Network Interface ; RNI)는 리소스에 따라 다르게 구성되는 인터 페이스 회로로서, 상기 NI와 리소스 간의 아답터(Adapter) 역할을 한다.

그런데, 하나의 칩 안에 여러 IP 코아들을 통합하는 것은 DFT(Design-for-Testability)와 양산 테스트(manufacturing test)의 복잡도를 증가시키게 되는 결과를 가져오게 된다. 그리고 상기 NoC의 테스트에 있어서 가장 중요한 문제 중의 하나는 IP 코아에 대한 테스트 접근 구조이다. 그러므로, 다양한 구조에도 효과적으로 처리해 줄 수 있는 NoC의 테스트 제어기술이 필요하다.

이때 상기 NoC는 네트워크 기반의 SoC이므로, 종래에는 NoC의 IP 코아 테스트도 기존의 SoC에 내장된 IP 코아를 쉽게 테스팅할 수 있도록 제안된 버스 구조의 TAM(Test Access Mechanism)을 사용한다.

그러나, 수많은 IP 코아들로 구성된 복잡한 시스템에 대하여 SoC의 버스 구조의 한계점으로 인하여 네트워크 구조의 플랫폼인 NoC가 제안되었으므로, 상기 NoC의 IP 코아 테스트를 위하여 버스 구조의 TAM을 사용하는 것은 또 다시 동일한 문제점에 봉착하게 되는 결과를 가져오게 된다.

또한, 기존의 방법은 IP 코아로의 테스트 접근을 위하여 외부로부터 IP 코아로의 추가적인 배선이 필요하고 여러 IP 코아를 하나의 테스트 경로 상에 두고 동시에 테스트를 수행하여야 하기 때문에, 특히 2-D 메쉬와 같이 여러 배선들이 타일 모양으로 라우팅되어 있는 토플로지 하에서는 그 P&R(Placement & Routing) 복잡도를 증가시킬 수 있으며 매우 느린 테스트 클럭을 사용해야 하거나 타이밍 문제가 발생할 수 있다.

도 3은 상기 SoC의 코아 테스팅을 위하여 제안된 NIMA(Network- oriented indirect and modular architecture) (M. Nahvi and A. Ivanov, "Indirect test architecture for SoC testing," Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on , Vol. 23 , No. 7 , July 2004, pp. 1128-1142)의 구조도이다. 상기 NIMA는 테스팅을 위하여 별도로 구성된 통신 네트워크로써 일반적으로 SoC의 TAM 구조로서 많이 사용되고 있는 bus-based TAM과는 달리 테스팅을 위한 packet switching communication-based TAM 방식을 사용한다. 상기 NIMA는 칩 내부와 칩 외부의 다양한 테스트 패턴 소스로부터 테스트 패턴의 인가가 가능하다는 장점이 있다. 그러나, 상기 NIMA를 보면 테스트 패턴 소스로부터의 TAM은 패킷 스위치 구조를 사용하는데 반해, 테스트 패턴 싱크는 각 IP 코아로부터의 Pass/Fail 신호만으로 모호하게 제공됨으로써 인가된 해당 테스트 패턴에 대한 결과를 진단하는 것이 어렵다는 단점이 있다. 또한, 스캔 체인뿐만 아니라 PI(Primary Input)으로도 테스트 패턴을 인가함에도 불구하고 실제 이 구조에서 사용하는 패킷 형식에서는 이에 대한 고려가 되어 있지 않고 있으며, 실제 IM(Interface Matching) 블록으로부터 Switching Fabric으로 서로 다른 대역폭과 채널 수의 패킷이 전송되고 스위치로부터 서로 다른 스캔 체인 수를 갖는 IP 코아로 패킷을 전송함에도 불구하고 채널의 폭의 변화에 대한 고려가 NIMA에서 제시하는 스위치 구조상에서는 전혀 이루어지지 않고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 NoC에 적합한 IP 코아 스캔 테스트 제어 장치를 제공하는데 있다.

본 발명의 다른 목적은 해당 NoC의 통신 기반구조의 네트워크 계층 이하 하부 계층을 IP 코아 테스트 시에도 그대로 사용하도록 함으로써, 확장성 있고 쉽게 재사용 가능한 IP 코아 스캔 테스트 제어 장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 네트워크 온 칩은 스위치, IP 코아, 상기 스위치와 IP 코아 간을 인터페이싱하는 네트워크 인터페이스(NI)부, 및 상기 NI부와 IP 코아 간을 인터페이싱하는 리소스 네트워크 인터페이스(RNI)부를 포함하며, 상기 네트워크 온 칩을 위한 테스트 제어 장치는 상기 NI부로부터 활성화된 제어 신호와 함께 테스트 패턴, 패턴 정보를 입력받으며, 입력된 테스트 패턴과 패턴 정보를 일시 저장한 후 해당 IP 코아로 제공하는 테스트 패턴 입력부; 및 상기 IP 코아로부터 도출된 테스트 결과를 상기 NI부로 출력하기 위한 테스트 결과 출력부를 포함하여 구성되며, 상기 NI부는 스위치로부터 전송된 패킷이 테스트 모드를 지시하면, 상기 테스트 패턴 입력부로 테스트 패턴과 패턴 정보를 출력함과 동시에 테스트를 위한 제어 신호를 해당 IP 테스트 동안 활성화하여 출력하는 것을 특징으로 한다.

상기 테스트 패턴 입력부는 상기 NI부를 통해 패턴 정보 필드와 테스트 패턴을 포함하는 테스트 패킷 데이터를 입력받아 출력하는 패턴 패킷 입력 제어부; 상기 패턴 패킷 입력 제어부로부터 출력된 테스트 패킷 데이터를 더블 버퍼링하여 출력하는 입력 버퍼부; 및 상기 입력 버퍼부를 통해 입력된 테스트 패킷 데이터 내 패턴 정보에 따라 테스트 패턴을 분석 및 재배열한 후 해당 IP 코아의 스캔 테스트 를 위해 출력하는 패턴 패킷 분석/테스트 패턴 삽입부를 포함하여 구성되는 것을 특징으로 한다.

상기 테스트 결과 출력부는 상기 IP 코아로부터 입력된 테스트 결과 패킷과 패턴 정보 필드를 포함하여 스캔 테스트 결과 프레임을 구성한 후 출력하는 테스트 결과 패킷 생성부; 상기 테스트 결과 패킷 생성부로부터 출력되는 테스트 결과 프레임을 더블 버퍼링하여 출력하는 출력 버퍼부; 및 상기 출력 버퍼부로부터 출력되는 테스트 결과 프레임을 상기 NI부로 출력하는 결과 패킷 출력 제어부를 포함하여 구성되는 것을 특징으로 한다.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

본 발명에 의한 IP 코아 스캔 테스트 장치 및 방법을 NoC에 적용하기 위한 요구 사항으로서, 다음과 같은 몇 가지 가정을 둔다.

ⅰ) 노드 간에 전송되는 패킷은 송신될 때의 본래의 순서에 따라 수신된다. 즉, 한 노드에서 다른 노드로 패킷들을 전송시 수신측 노드에서는 송신측 노드에서 시간상으로 먼저 보낸 패킷을 먼저 받게 되고 나중에 보낸 패킷을 나중에 받게 되 며, 나중에 보낸 패킷이 그 이전에 보낸 패킷보다 먼저 수신측 노드에 도착하는 경우는 발생하지 않는다고 가정한다.

ⅱ) 패킷 전송을 위한 하나의 채널의 비트폭은 32bits 이상이다.

ⅲ) 패킷은 가변길이를 갖으며, 패킷 헤더에는 기본적으로 Source/Destination 어드레스(또는 ID), 패킷 길이에 대한 필드를 포함하며 추가적으로 테스트시와 정상 동작시를 구분하기 위한 모드 필드를 포함한다.

ⅳ) 단일 트랜잭션(transaction) 상에서, 이니시에이터(Initiator)에서의 하나의 요청(Request) 패킷에 대하여 타겟(Target)에서 적어도 하나 이상의 응답(Response) 패킷을 생성하여 이니시에이터로 전송하며, 응답이 완료될 때까지 타겟은 다른 요청을 수락하지 않는다. 여기서, 이니시에이터와 타겟은 스위치의 라우팅 경로 상에 있는 호스트 또는 노드를 의미한다. 즉, 상기 이니시에이터는 접속된 두 장치 중의 하나로 명령을 발행하여 상대의 장치에 조작을 실행시키는 장치를 말하고, 명령을 받는 장치는 타겟(target)이라고 한다.

ⅴ) NI에 TestPkt_Rcvd 신호를 둔다. 수신된 패킷이 가정 ⅲ)에 의한 모드 필드에 의하여 테스트를 위한 패킷일 경우, NI에서 스캔 테스트 제어기(scan test controller)로 '1'로 설정된 TestPkt_Rcvd 신호를 인가한다.

가정 ⅲ) 과 ⅳ)에 의해, 하나의 IP 코아 테스팅 트랜잭션 상에서 이니시에이터는 테스트 패턴 소스/싱크의 기능을 갖으며, 또한 상기 이니시에이터는 Off-chip 상의 호스트 시스템 및 어플리케이션 S/W 등이 가능하고, On-chip 상의 프로세서 등이 가능하다.

도 4는 가정 ⅲ)에 의해 요구되는 본 발명에 따른 NoC의 패킷 형식이다. 도 4의 NoC 패킷은 헤더(header)와 페이로드(Payload) 부분으로 구분되며, 상기 헤더는 데스티네이션 어드레스 필드, 소스 어드레스 필드, 패킷 길이 필드, 및 모드 필드를 포함한다.

상기 모드(Mode) 필드는 1-bit로서 '1'일 때 테스트 모드를 의미하고, '0'일 때 정상 모드를 의미한다.

그리고 테스트 모드시, 페이로드에 테스트를 위한 패턴이나 결과, 그리고 테스트 수행에 필요한 몇 가지 필드를 싣게 된다. 추가적으로, 테스트시 필요한 테스트 패턴이나 결과를 페이로드에 싣기 위해, 상기 페이로드의 최대 길이는 적어도 스위칭 구조(Switching fabric) 상에 존재하는 각 IP 코아의 최대 스캔 체인 개수나 입력핀 또는 출력핀의 개수보다 커야 한다.

도 5는 본 발명에 따른 IP 코아 스캔 테스트를 위하여 NoC의 노드 내에 스캔 테스트 제어기(scan test controller)를 삽입한 도면이다.

즉, 도 5를 보면 스캔 테스트 제어기와 RNI가 병렬로 구성되고, 상기 스캔 테스트 제어기 및 RNI와 NI 사이에 제1 MUX/DEMUX가 구비되고, 상기 스캔 테스트 제어기 및 RNI와 IP 코아 사이에 제2 MUX/DEMUX가 구비된다.

또한 상기 NI는 모드 필드 값이 '1'이면 TestPkt_Rcvd 신호를 1로 활성화시켜 스캔 테스트 제어기로 출력한다. 그러면 상기 스캔 테스트 제어기는 테스트가 수행되는 동안 제1, 제2 MUX/DEMUX로 출력되는 테스트 인에이블 신호(test_en)를 활성화시킨다.

즉, 스위치로부터 패킷을 전송받은 NI는 패킷의 헤더를 분석하여 모드 필드가 '1'인 경우 TestPkt_Rcvd 신호를 '1'로 활성화시켜 스캔 테스트 제어기로 출력한다. 이 신호를 받는 스캔 테스트 제어기는 테스트 대상 IP 코아에 테스트 패턴을 입력하여 테스트를 수행하고, 테스트 결과 데이터를 NI로 전송한다. 그리고 상기 테스트를 수행하는 동안 계속 Test_en 신호를 '1'로 고정시켜서 NI와 IP 코아간의 인터페이스의 제어를 전담하게 된다. 상기 테스트가 종료되면 상기 Test_en 신호를 '0'으로 디어서트(deassert)시킨다.

또한, 정상 동작시에도 Test_en 신호를 '0'으로 디어서트(deassert)시킴으로써, 코아 테스트 제어기가 정상 동작에 전혀 영향을 미치지 않는다.

도 6은 본 발명에 의한 테스트 패턴의 재배열 과정을 보여주고 있다. 본 발명에서 제안하는 테스트 방법에 적용하기 위해서, 스캔 체인에 인가될 테스트 패턴의 재배열이 필요하다. 재배열을 하기 이전에 고려되어야 할 사항은, 스캔 체인 S _i (1<=i<=N)의 길이가 l( S _i ) 이고, 스캔 체인의 집합 S의 스캔체인 중 가장 긴 스캔 체인의 길이를 M = max1<=i<= Nl ( S _i ) 이라고 할 때, 테스트 용이성을 위하여 한 코아 내의 모든 스캔 체인에 대한 테스트 벡터들은 M의 동일한 길이로 생성되어야 한다는 것이다. 이를 위하여 필요한 경우 도 6의 (a)와 같이 가상의 스캔 셀을 고려하여 더비 비트(dummy bit)를 삽입한다. 도 6에서 d _{i ,j} 는 S _i 의 j번째(1<=j<=M) 스캔 셀에 인가될 값이며, 각 S _i 에 인가할 테스트 벡터의 비트 스트림(bit stream)은

로 표현된다. 테스트 패턴의 재배열은 도 6의 (b)에서 보여지는 바와 같이 D _i 내의 d _i,j 중에서 동일한 j를 갖는 것들을 하나의 열 벡터(Column Vector, CV)로 구성함으로써 완성된다. CV _j 는 각 S _i 의 j번째 스캔 셀들에 인가될 테스트 벡터이다.

하나의 테스트 패턴은 상기 재배열 과정을 거친 스캔 체인을 위한 테스트 패턴과 주입력단으로의 테스트 패턴을 포함하며, 패킷의 페이로드에 실어서 전송된다.

도 7은 스캔 테스트를 위하여 필요한 패턴 정보 필드를 고려한 과정을 도시한 것이다. 먼저, k개의 테스트 패턴에 대하여 스캔 테스트 제어기는 도 7에서 고려한 바와 같이 첫 번째 테스트 패턴과 마지막 테스트 패턴에 대한 고려를 해 주어야 하므로 PSI(Pattern Sequence Indicator) 필드를 추가한다. 그리고, 패킷의 길이에도 제한이 있으므로 하나의 테스트 패턴의 크기가 패킷에서 허용하는 크기보다 큰 경우(①)에는 여러 개의 프레임 단위로 쪼개어 전송하도록 하였으며 그렇지 않은 경우(②)에는 하나의 테스트 패턴을 하나의 프레임에 모두 적재하였다. 이를 위하여, LP(Last Packet) 필드와 CVC(Column Vector Count) 필드를 추가하였다. 이때 Frame #1부터 #(p-1)은 동일한 개수의 CV만을 적재하며, Frame #p는 PI에 인가될 테스트 벡터만을 포함하거나 CVC 필드의 값만큼의 CV와 PI에 인가될 테스트 벡터 모두를 포함한다.

도 8은 스캔 테스트를 위한 패킷 형식으로써, 테스트 패턴 패킷(도 8의 (a) 참조)과 결과 패킷(도 8의 (b) 참조)을 포함한다. 도 7에서의 고려를 통해 도 8과 같은 스캔 테스트를 위한 패킷 형식이 결정되었다. 상기 PSI 필드는 패킷을 연속적인 스캔 테스트시의 첫 번째(00)와 마지막(10), 그리고 그 사이 순번(01)의 테스트 패턴 및 단일 스캔 테스트시의 단일 테스트 패턴(11)으로 분류한다. LP 필드는 해당 패킷이 한 테스트 패턴의 마지막 프레임인지 분류한다. CVC 필드는 패킷에 적재된 CV의 개수이다. 도 8의 (a)의 테스트 패턴 패킷은 패턴 정보 필드로써 PSI, LP, CVC를 모두 포함한다. 도 8의 (b)의 결과 패킷은 가정 ⅰ)과 ⅳ)에 의해 PSI가 없어도 테스트 패턴 싱크측에서 결과 패킷을 예측할 수 있으므로 LP와 CVC만 포함한다.

도 9는 본 발명에 따른 NoC 내 테스트 제어 장치의 상세 블록도로서, 도 5의 테스트 제어 관련 부분을 상세하게 나타낸 도면이다.

도 9를 보면, 제어 신호와 테스트 패턴 및 테스트 결과의 입출력을 위한 테스트 데이터 패킷 입출력부가 NI와 스캔 테스트 제어부 사이의 다수개의 MUX/DEMUX를 포함하여 구성된다.

또한 스캔 테스트 데이터와 제어 신호의 입출력을 위한 스캔 테스트 데이터 입출력부가 상기 스캔 테스트 제어부와 IP 코아 사이의 다수개의 MUX/DEMUX를 포함하여 구성된다.

상기 스캔 테스트 제어부는 크게 NI를 통해 테스트 패턴을 입력받아 해당 IP 코아의 테스트를 수행하는 테스트 수행부와, 상기 IP 코아로부터 도출된 테스트 결과를 상기 NI로 출력하기 위한 테스트 결과 출력부를 포함하여 구성된다.

상기 테스트 수행부는 상기 테스트 데이터 패킷 입출력부를 통해 입력된 테스트 패턴을 입력 버퍼로 전달해 주는 패턴 패킷 입력 제어부(Pattern Packet Read Controller), 상기 패턴 패킷 입력 제어부로부터 입력받은 테스트 패턴을 더블 버퍼링하여 출력하기 위한 입력 버퍼부, TestPkt_Rcvd 신호에 따라 상기 입력 버퍼부를 통해 입력된 테스트 패턴으로 IP 코아의 스캔 테스트 동작을 수행하는 패턴 패킷 분석/테스트 패턴 삽입부(Pattern Packet Analyzer/Test Pattern Inserter)를 포함하여 구성된다.

상기 테스트 결과 출력부는 IP 코아로부터 도출된 테스트 결과를 출력 버퍼부로 전달하기 위한 테스트 결과 패킷 생성부(Test Result Packet Generator), 상기 테스트 결과 패킷 생성부로부터 입력된 테스트 결과를 더블 버퍼링하여 출력하기 위한 출력 버퍼부, 및 상기 출력 버퍼부로부터 전달받은 테스트 결과를 상기 테스트 데이터 패킷 입출력부를 통해 NI로 출력하는 결과 패킷 출력 제어부(Result Packet Write Controller)를 포함하여 구성된다.

또한 본 발명의 NoC는 NI 인터페이스부를 포함하는데, 상기 NI 인터페이스부는 상기 스캔 테스트 제어부 내의 패턴 패킷 분석/테스트 패턴 삽입부로부터의 Test_en 신호에 의해, 상기 테스트 데이터 패킷 입출력부와 RNI 입출력부를 NI 내 패킷 데이터 입출력단에 선택적으로 연결시켜준다. 상기 패킷 데이터 입출력단은 NI와의 제어 신호와 패킷 데이터의 입출력을 위한 단자이다.

또한 상기 NoC는 상기 스캔 테스트 데이터 입출력부와 RNI 및 외부 I/O 입출력단을 해당 IP 코아 입출력단에 선택적으로 연결시켜주는 코아 인터페이스부를 포 함하며, 상기 IP 코아 인터페이스부를 통해 NI 및 IP 코아와 통신한다.

이와 같이 구성된 본 발명의 스캔 테스트시 중요한 점은 마지막 테스트 패턴에 대한 결과가 NI로 모두 전송될 때까지 Test_en 신호를 1로 유지하여야 한다는 점이다.

즉, 상기 스캔 테스트 제어부 내 패턴 패킷 입력 제어부는 NI로부터 패턴 정보 필드와 스캔 테스트 패턴 프레임을 포함하는 한 패킷의 페이로드 부분을 전송받아 입력 버퍼와 패턴 패킷 분석/테스트 패턴 삽입부를 통해 해당 IP 코아로 인가하고, 상기 테스트 결과 패킷 생성부는 IP 코아로부터 도출된 테스트 결과를 패턴 정보 필드를 포함하여 패킷에 적재 가능한 형태인 스캔 테스트 결과 프레임으로 구성한 후 출력 버퍼부와 결과 패킷 출력 제어부를 통해 NI로 전송함으로써, 테스트가 완료된다.

이때, 마지막 테스트 패턴에 대해서는, 입력되는 테스트 패턴 없이 다수의 테스트 결과 프레임으로 구성하여 한 번 더 결과를 출력해 주어야 하므로, 마지막 테스트 패턴의 입력시 각 프레임에 저장되는 CVC와 프레임의 개수를 저장해 놓아야 한다. 즉, 도 7에서의 m1, m2, p를 패턴 패킷 분석/테스트 패턴 삽입부에 저장해 놓아야 한다.

그리고 상기 입력 버퍼부 내 버퍼는 더블 버퍼링(Double Buffering)을 하면 버퍼의 크기를 최소화하면서 연속적으로 NI로부터 데이터를 전송받으면서 코아의 스캔 쉬프트를 할 수 있다. 그리고, 패턴 패킷 분석/테스트 패턴 삽입부에서 스캔 테스트 데이터 입출력부를 통해 IP 코아로 출력하는 Scan_CLK은 IP 코아의 시스템 클럭을 게이팅하여 만들어 낼 수 있으며, 이렇게 만들어진 Scan_CLK을 사용하는 것은 IP 코아를 시스템 클럭으로 테스팅 할 수 있는 장점이 있다.

본 발명에 의한 방법을 이용하여 스캔 테스트시 패킷 형태로 받은 패턴을 입력 버퍼부로부터 읽어들여 스캔 체인의 개수인 N 비트로 재배열하여 IP 코아의 시리얼 입력단(SI)에 인가하는 것이 가장 어려운 문제이다. 예로, 하나의 버퍼의 폭이 32bits이고, N이 13일 때, 연속적인 비트 스트림으로 구성된 스캔 테스트 패턴 내의 13bits 단위의 CV들이 NI를 거쳐 32bits 단위로 연속적으로 입력 버퍼부로 입력되게 되는데, 이를 13bits 단위로 입력 버퍼부로부터 가져간다는 것은 여간 어려운 문제가 아니다. 그러나, 이 문제는 약간의 더미 비트를 삽입하여 CV의 크기를 8(=1byte 크기)의 배수화함으로써 해결할 수 있다. 즉, 예로 든 13bits 단위의 CV들을 더미 비트를 삽입하여 8의 배수인 16bits로 만들어 주고, 입력 버퍼부로부터 데이터를 읽어갈 때는 도 9의 Seg_Sel에 따라 8bits 단위로 쪼개어 읽어감으로써 이 문제를 해결 가능하게 하였다.

이와 같이 본 발명은 일반 기능 동작시의 NoC의 통신 기반구조에서 네트워크 계층 이하의 하부 계층을 IP 코아 테스트 시에도 그대로 재사용함으로써, NoC 플랫폼에 적합한 테스트 접근 구조를 제공하고 이를 시스템 설계자 및 테스트 엔지니어가 자신의 플랫폼에 쉽게 적용 가능하게 된다.

한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명은 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가진 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.

상기에서 설명한 본 발명에 따른 NoC 내 IP 코아 스캔 테스트 제어 장치에 의하면, NoC의 통신 기반구조를 그대로 사용하여 패킷 형태의 테스트 패턴을 인가하고 테스트 결과를 출력하여 내장된 IP 코아의 테스트를 수행함으로써, NoC 플랫폼에 적합한 테스트 접근 구조를 제공한다. 이로 인해 효율적인 NoC의 IP 코아 테스트 및 디버깅이 가능하도록 한 효과가 있다. 또한 확장성을 가지면서 쉽게 재사용이 가능함으로써, IP 코아 테스트에 매우 유용하게 사용되고 이를 시스템 설계자 및 테스트 엔지니어가 자신의 플랫폼에 쉽게 적용 가능하도록 한 효과가 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (8)

1. 스위치, IP 코아, 상기 스위치와 IP 코아간을 인터페이싱하는 네트워크 인터페이스(NI)부, 및 상기 IP 코아와 NI부간을 인터페이싱하는 리소스 네트워크 인터페이스(RNI)부를 포함하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치에 있어서,

   상기 NI부로부터 활성화된 제어 신호와 함께 테스트 패턴, 패턴 정보를 입력받으며, 입력된 테스트 패턴과 패턴 정보를 일시 저장한 후 해당 IP 코아로 제공하는 테스트 패턴 입력부; 및

   상기 IP 코아로부터 도출된 테스트 결과를 상기 NI부로 출력하기 위한 테스트 결과 출력부를 포함하여 구성되며,

   상기 NI부는 스위치로부터 전송된 패킷이 테스트 모드를 지시하면, 상기 테스트 패턴 입력부로 테스트 패턴과 패턴 정보를 출력함과 동시에 테스트를 위한 제어 신호를 해당 IP 테스트 동안 활성화하여 출력하는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.
2. 제 1 항에 있어서, 상기 테스트 패턴 입력부는

   상기 NI부를 통해 패턴 정보 필드와 테스트 패턴을 포함하는 테스트 패킷 데이터를 입력받아 출력하는 패턴 패킷 입력 제어부;

   상기 패턴 패킷 입력 제어부로부터 출력된 테스트 패킷 데이터를 더블 버퍼 링하여 출력하는 입력 버퍼부; 및

   상기 입력 버퍼부를 통해 입력된 테스트 패킷 데이터 내 패턴 정보에 따라 테스트 패턴을 분석 및 재배열한 후 해당 IP 코아의 스캔 테스트를 위해 출력하는 패턴 패킷 분석/테스트 패턴 삽입부를 포함하여 구성되는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.
3. 제 2 항에 있어서, 상기 패턴 패킷 분석/테스트 패턴 삽입부는

   패킷 형태로 입력받은 테스트 패턴을 스캔 체인의 개수인 N비트로 재배열하여 해당 IP 코아로 출력하는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.
4. 제 3 항에 있어서, 상기 패턴 패킷 분석/테스트 패턴 삽입부는

   상기 N비트 단위의 열 벡터(CV)에 더미 비트를 삽입하여 각 열 벡터의 크기를 8의 배수화하는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.
5. 제 2 항에 있어서, 상기 스캔 테스트를 위한 패턴 정보 필드는

   정상 모드인지 아니면 테스트 모드인지를 식별할 수 있는 모드 필드;

   첫 번째 테스트 패턴과 마지막 테스트 패턴을 구분할 수 있는 PSI 필드;

   해당 패킷이 한 테스트 패턴의 마지막 프레임인지를 구분할 수 있는 LP 필 드; 및

   해당 패킷에 적재된 CV의 개수를 식별할 수 있는 CVC 필드를 포함하여 구성되는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.
6. 제 5 항에 있어서, 상기 패턴 패킷 분석/테스트 패턴 삽입부는

   하나의 테스트 패턴의 크기가 패킷에서 허용하는 크기보다 큰 경우에는 여러 개의 프레임 단위로 쪼개어 해당 IP 코아로 전송하며, 이때 Frame #1부터 #(p-1)은 동일한 개수의 CV만을 적재하고, Frame #p는 PI에 인가될 테스트 벡터만을 포함하거나 CVC 필드의 값만큼의 CV와 PI에 인가될 테스트 벡터 모두를 포함하는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.
7. 제 1 항에 있어서, 상기 테스트 결과 출력부는

   상기 IP 코아로부터 입력된 테스트 결과 패킷과 패턴 정보 필드를 포함하여 스캔 테스트 결과 프레임을 구성한 후 출력하는 테스트 결과 패킷 생성부;

   상기 테스트 결과 패킷 생성부로부터 출력되는 테스트 결과 프레임을 더블 버퍼링하여 출력하는 출력 버퍼부; 및

   상기 출력 버퍼부로부터 출력되는 테스트 결과 프레임을 상기 NI부로 출력하는 결과 패킷 출력 제어부를 포함하여 구성되는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.
8. 제 7 항에 있어서, 상기 테스트 결과 프레임 내 패턴 정보 필드는

   정상 모드인지 아니면 테스트 모드인지를 식별할 수 있는 모드 필드;

   해당 패킷이 한 테스트 패턴의 마지막 프레임인지를 구분할 수 있는 LP 필드; 및

   해당 패킷에 적재된 CV의 개수를 식별할 수 있는 CVC 필드를 포함하여 구성되는 것을 특징으로 하는 네트워크 온 칩 내 IP 코아 스캔 테스트 제어 장치.

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