JP2002196045A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002196045A JP2002196045A JP2000393410A JP2000393410A JP2002196045A JP 2002196045 A JP2002196045 A JP 2002196045A JP 2000393410 A JP2000393410 A JP 2000393410A JP 2000393410 A JP2000393410 A JP 2000393410A JP 2002196045 A JP2002196045 A JP 2002196045A
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Abstract
(57)【要約】
【課題】同一チップ上に搭載された同一の複数のIP回路
のスキャンテストを行う際、複数のIP回路に搭載される
F/F 数に依存してスキャンシフト時間が増大することを
抑制し、チップ単価の高騰を抑制する。 【解決手段】実質的に同一構成の複数のIP回路141 〜14
3 を混載したロジックICにおいて、スキャンテスト時に
各IP回路に並列にスキャンデータを入力する。
のスキャンテストを行う際、複数のIP回路に搭載される
F/F 数に依存してスキャンシフト時間が増大することを
抑制し、チップ単価の高騰を抑制する。 【解決手段】実質的に同一構成の複数のIP回路141 〜14
3 を混載したロジックICにおいて、スキャンテスト時に
各IP回路に並列にスキャンデータを入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（IC）に係り、特にスキャンテストを必要とする複数の
モジュール回路を有するICに関するもので、例えば１チ
ップマイクロコンピュータ、ロジックICなどに使用され
るものである。
（IC）に係り、特にスキャンテストを必要とする複数の
モジュール回路を有するICに関するもので、例えば１チ
ップマイクロコンピュータ、ロジックICなどに使用され
るものである。
【０００２】
【従来の技術】複数のモジュール回路、例えばIP(Intel
ectual Property)回路を搭載しているロジックICのテス
ト手法の１つとしてスキャンテストが行われている。
ectual Property)回路を搭載しているロジックICのテス
ト手法の１つとしてスキャンテストが行われている。
【０００３】図７は、従来のロジックICのスキャンテス
トを行う際の回路接続の一例を示している。
トを行う際の回路接続の一例を示している。
【０００４】このロジックICのスキャンテストを行う際
には、複数のIP回路IP1 、IP2 、IP3 、IP4 およびその
他のロジック(LOGIC) 回路にそれぞれ設けられているフ
リップフロップ回路F/F を全体が１つのスキャンパスを
構築するように縦横無尽にシリアルに接続して、スキャ
ンシフトデータSCAN SHIFT DATA を入力し、スキャンデ
ータ出力SCAN DATA OUT を取り出している。
には、複数のIP回路IP1 、IP2 、IP3 、IP4 およびその
他のロジック(LOGIC) 回路にそれぞれ設けられているフ
リップフロップ回路F/F を全体が１つのスキャンパスを
構築するように縦横無尽にシリアルに接続して、スキャ
ンシフトデータSCAN SHIFT DATA を入力し、スキャンデ
ータ出力SCAN DATA OUT を取り出している。
【０００５】ところで、従来は、ロジックICに搭載され
ている複数のIP回路IP1 、IP2 、IP3 が同一である場合
でも、スキャンパスの構築時に同一のIP回路であるか否
かの判断（認識）を行うことなく、複数のIP回路IP1 、
IP2 、IP3 、IP4 およびその他のロジック回路の全体が
１つのスキャンパスを構築するようにシリアルに接続し
てスキャンテストを行っている。
ている複数のIP回路IP1 、IP2 、IP3 が同一である場合
でも、スキャンパスの構築時に同一のIP回路であるか否
かの判断（認識）を行うことなく、複数のIP回路IP1 、
IP2 、IP3 、IP4 およびその他のロジック回路の全体が
１つのスキャンパスを構築するようにシリアルに接続し
てスキャンテストを行っている。
【０００６】この場合のスキャンシフト時間Tshiftは、
IP1 のF/F 数(FFip1) 、IP2 のF/F数(FFip2) 、IP3 のF
/F 数(FFip3) 、IP4 のF/F 数(FFip4) 、その他のロジ
ック回路のF/F 数(FFLG)の総和に、シフトクロックの周
期(Tcycle)を乗じた時間となる。
IP1 のF/F 数(FFip1) 、IP2 のF/F数(FFip2) 、IP3 のF
/F 数(FFip3) 、IP4 のF/F 数(FFip4) 、その他のロジ
ック回路のF/F 数(FFLG)の総和に、シフトクロックの周
期(Tcycle)を乗じた時間となる。
【０００７】 Tsift=Tcycle×(FFip1+FFip2+FFip3+FFip4+FFLG) …（１） したがって、ロジックICに搭載するF/F 数に依存してス
キャンテストのスキャンシフト時間Tshiftが増大し、F/
F 数に依存してロジックICのチップ単価の高騰をまねい
ていた。
キャンテストのスキャンシフト時間Tshiftが増大し、F/
F 数に依存してロジックICのチップ単価の高騰をまねい
ていた。
【０００８】上記問題を軽減する目的で、スキャンパス
を複数設け、スキャンシフト時間を短縮する手法も考え
られる。この場合のスキャンシフト時間Tshiftは、スキ
ャンパス数をSCANn で表わすと、 Tsift=Tcycle×(FFip1+FFip2+FFip3+FFip4+FFLG)/SCANn …（２） となる。
を複数設け、スキャンシフト時間を短縮する手法も考え
られる。この場合のスキャンシフト時間Tshiftは、スキ
ャンパス数をSCANn で表わすと、 Tsift=Tcycle×(FFip1+FFip2+FFip3+FFip4+FFLG)/SCANn …（２） となる。
【０００９】しかし、スキャンパス数SCANn に比例して
スキャンテスト専用端子が増加してしまうなどの問題が
発生する。
スキャンテスト専用端子が増加してしまうなどの問題が
発生する。
【００１０】
【発明が解決しようとする課題】上記したように複数の
IP回路を搭載している従来のロジックICのスキャンテス
トを行う際、ロジックICに搭載するF/F 数に依存してス
キャンテストのスキャンシフト時間が増大し、F/F 数に
依存してロジックICのチップ単価の高騰をまねくという
問題があった。
IP回路を搭載している従来のロジックICのスキャンテス
トを行う際、ロジックICに搭載するF/F 数に依存してス
キャンテストのスキャンシフト時間が増大し、F/F 数に
依存してロジックICのチップ単価の高騰をまねくという
問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、同一チップ上に搭載された実質的に同一構成
の複数のモジュール回路のスキャンテストを行う際、複
数のモジュール回路に搭載されるF/F 数に依存してスキ
ャンシフト時間が増大することを抑制し、チップ単価の
高騰を抑制し得る半導体集積回路を提供することを目的
とする。
たもので、同一チップ上に搭載された実質的に同一構成
の複数のモジュール回路のスキャンテストを行う際、複
数のモジュール回路に搭載されるF/F 数に依存してスキ
ャンシフト時間が増大することを抑制し、チップ単価の
高騰を抑制し得る半導体集積回路を提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、少なくとも主たる構成が同一の複数個のモジュール
回路と、 スキャンテスト時にスキャンシフトデータを
前記各モジュール回路の入力端子に共通に並列に供給す
る回路と、前記各モジュール回路のうちの１個の回路の
スキャン出力データを外部に出力するスキャンデータ出
力端子と、前記各モジュール回路の同一の出力端子の出
力信号同士を比較し、比較結果の真偽を出力する比較器
と、前記比較器の比較出力信号を外部に出力する比較信
号出力端子とを具備することを特徴とする。
は、少なくとも主たる構成が同一の複数個のモジュール
回路と、 スキャンテスト時にスキャンシフトデータを
前記各モジュール回路の入力端子に共通に並列に供給す
る回路と、前記各モジュール回路のうちの１個の回路の
スキャン出力データを外部に出力するスキャンデータ出
力端子と、前記各モジュール回路の同一の出力端子の出
力信号同士を比較し、比較結果の真偽を出力する比較器
と、前記比較器の比較出力信号を外部に出力する比較信
号出力端子とを具備することを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１４】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るロジックICの一部を示している。
の実施形態に係るロジックICの一部を示している。
【００１５】このロジックICにおいて、111 〜11n は外
部から入力データが入力する複数個の入力端子、12は通
常動作時に入力端子111 〜11n の少なくとも一部から入
力する通常データが入力するロジック回路等であり、少
なくともその一部はスキャンテスト時には入力端子111
〜11n の一部から入力するスキャンシフトデータを受け
るスキャンパスを形成する。
部から入力データが入力する複数個の入力端子、12は通
常動作時に入力端子111 〜11n の少なくとも一部から入
力する通常データが入力するロジック回路等であり、少
なくともその一部はスキャンテスト時には入力端子111
〜11n の一部から入力するスキャンシフトデータを受け
るスキャンパスを形成する。
【００１６】141 〜143 は実質的に同一構成の複数個の
IP回路(IP1,IP2,IP3) であり、スキャンシフトデータが
各IP回路141 〜143 の同一の入力端子に共通に供給さ
れ、ロジック回路等12の出力データが各IP回路141 〜14
3 の入力端子に別々に供給される。そして、各IP回路14
1 〜143 のうちの１個のIP回路（例えばIP1 ）のスキャ
ン出力データは、出力バッファ回路15およびスキャンデ
ータ出力端子16を経て外部に出力する。
IP回路(IP1,IP2,IP3) であり、スキャンシフトデータが
各IP回路141 〜143 の同一の入力端子に共通に供給さ
れ、ロジック回路等12の出力データが各IP回路141 〜14
3 の入力端子に別々に供給される。そして、各IP回路14
1 〜143 のうちの１個のIP回路（例えばIP1 ）のスキャ
ン出力データは、出力バッファ回路15およびスキャンデ
ータ出力端子16を経て外部に出力する。
【００１７】一方、17は各IP回路141 〜143 の同一の出
力端子の出力信号同士を比較し、比較結果の真偽を通知
する比較器(COMPARE) 、18は上記比較器17の比較出力信
号COMPARE SIGNALを外部に出力する比較信号出力端子で
ある。
力端子の出力信号同士を比較し、比較結果の真偽を通知
する比較器(COMPARE) 、18は上記比較器17の比較出力信
号COMPARE SIGNALを外部に出力する比較信号出力端子で
ある。
【００１８】なお、ロジック回路等12は、ロジック回路
以外に、IP4 、ALU 、メモリマクロなども含む場合があ
り、それぞれの配置も任意である。
以外に、IP4 、ALU 、メモリマクロなども含む場合があ
り、それぞれの配置も任意である。
【００１９】図２は、図１中のIP回路141 〜143 の構成
の一例を概略的に示している。
の一例を概略的に示している。
【００２０】各IP回路は、例えばアドレスデコード回路
部21と、複数のF/F がシリアルに接続されたスキャン回
路部22とを有しており、このスキャン回路部22の構成は
各IP回路で共通である。
部21と、複数のF/F がシリアルに接続されたスキャン回
路部22とを有しており、このスキャン回路部22の構成は
各IP回路で共通である。
【００２１】図３は、図１中のロジック回路等12とIP回
路141 〜143 との間にセレクト回路13を挿入した場合の
一例を示している。
路141 〜143 との間にセレクト回路13を挿入した場合の
一例を示している。
【００２２】このセレクト回路13は、選択信号SELECT S
IGNAL により制御され、スキャンテスト時にはスキャン
シフトデータ入力を選択してIP回路141 〜143 に共通に
入力し、通常動作時にはロジック回路等12からの通常の
データを選択してIP回路141〜143 に個別に入力するよ
うに構成されている。
IGNAL により制御され、スキャンテスト時にはスキャン
シフトデータ入力を選択してIP回路141 〜143 に共通に
入力し、通常動作時にはロジック回路等12からの通常の
データを選択してIP回路141〜143 に個別に入力するよ
うに構成されている。
【００２３】図４は、図１中の比較器17の一例を示して
いる。
いる。
【００２４】各IP回路141 〜143 の複数の出力信号のう
ちの対応する出力信号同士を複数の比較回路(COMP)41,4
2,43で比較し、各比較結果をビット圧縮回路(OR)44で１
つの出力に纏めて（ビット圧縮して）出力する。図５
は、図４の比較器の一具体例を示している。各比較回路
41,42,43はそれぞれ排他的オアゲートからなり、ビット
圧縮回路44はオアゲートからなる。
ちの対応する出力信号同士を複数の比較回路(COMP)41,4
2,43で比較し、各比較結果をビット圧縮回路(OR)44で１
つの出力に纏めて（ビット圧縮して）出力する。図５
は、図４の比較器の一具体例を示している。各比較回路
41,42,43はそれぞれ排他的オアゲートからなり、ビット
圧縮回路44はオアゲートからなる。
【００２５】図１乃至図５の構成のロジックICは、その
スキャンテストを行う際に、各IP回路141 〜143 に共通
のスキャンシフトデータを同時に供給することにより、
各IP回路141 〜143 を並列にテストすることが可能とな
る。
スキャンテストを行う際に、各IP回路141 〜143 に共通
のスキャンシフトデータを同時に供給することにより、
各IP回路141 〜143 を並列にテストすることが可能とな
る。
【００２６】この際、テスト結果の判断は２段階構成と
なっており、第１段階では、IP回路141 〜143 の全出力
信号を比較し、一致するか否か（比較結果の真偽）を判
定し、比較結果が偽の場合は、その時点でロジックICに
故障有りと判断し、結果を通知することが可能となる。
なっており、第１段階では、IP回路141 〜143 の全出力
信号を比較し、一致するか否か（比較結果の真偽）を判
定し、比較結果が偽の場合は、その時点でロジックICに
故障有りと判断し、結果を通知することが可能となる。
【００２７】但し、各IP回路141 〜143 が偶然にも同一
個所で同一故障を起こしていた場合には故障検出が不可
能となるので、前記した比較結果の通知のみでは不十分
である。そこで、各IP回路141 〜143 の何れかの出力
は、通常のスキャンテストと同様に出力バッファ回路15
およびスキャンデータ出力端子16を経て外部に出力し、
ロジックICの外部で故障を判断できるようにしている。
個所で同一故障を起こしていた場合には故障検出が不可
能となるので、前記した比較結果の通知のみでは不十分
である。そこで、各IP回路141 〜143 の何れかの出力
は、通常のスキャンテストと同様に出力バッファ回路15
およびスキャンデータ出力端子16を経て外部に出力し、
ロジックICの外部で故障を判断できるようにしている。
【００２８】上記ロジックICのスキャンテスト時のスキ
ャンシフト時間Tshiftは、IP回路141 〜143 のF/F の総
数をFFip、その他のロジック回路等12のF/F 数をFFLG、
IP回路141 〜143 のスキャンパス数をSCANn で表わす
と、 Tshift≧Tcycle×FFLG＋Tcycle×FFip/SCANn …（３） したがって、ロジックICに搭載するF/F 数に依存してス
キャンテストのスキャンシフト時間Tshiftが増大するこ
とを抑制し、F/F 数に依存してロジックICのチップ単価
が高騰することを抑制することが可能になる。また、ス
キャンテスト時のIP回路のスキャンパスが複数になって
も、スキャンテスト専用端子が増加することはない。
ャンシフト時間Tshiftは、IP回路141 〜143 のF/F の総
数をFFip、その他のロジック回路等12のF/F 数をFFLG、
IP回路141 〜143 のスキャンパス数をSCANn で表わす
と、 Tshift≧Tcycle×FFLG＋Tcycle×FFip/SCANn …（３） したがって、ロジックICに搭載するF/F 数に依存してス
キャンテストのスキャンシフト時間Tshiftが増大するこ
とを抑制し、F/F 数に依存してロジックICのチップ単価
が高騰することを抑制することが可能になる。また、ス
キャンテスト時のIP回路のスキャンパスが複数になって
も、スキャンテスト専用端子が増加することはない。
【００２９】また、ロジックICの設計段階で同一構成の
複数のIP回路が存在することを認識した上でスキャンテ
スト用のテストベクタを生成することにより、テストベ
クタの生成時間を短縮することができる。
複数のIP回路が存在することを認識した上でスキャンテ
スト用のテストベクタを生成することにより、テストベ
クタの生成時間を短縮することができる。
【００３０】なお、上記第１の実施形態のロジックICに
おいて、各IP回路141 〜143 は、少なくとも主たる構成
が同一のものであればよく、スキャンシフトデータを各
IP回路141 〜143 の同一の入力端子に並列に供給すれ
ば、前記した効果が得られ、本発明の目的を達成するこ
とができる。
おいて、各IP回路141 〜143 は、少なくとも主たる構成
が同一のものであればよく、スキャンシフトデータを各
IP回路141 〜143 の同一の入力端子に並列に供給すれ
ば、前記した効果が得られ、本発明の目的を達成するこ
とができる。
【００３１】＜第２の実施形態＞図６は、本発明の第２
の実施形態に係るロジックICの一部を示している。
の実施形態に係るロジックICの一部を示している。
【００３２】このロジックICは、第１の実施形態のロジ
ックICと比べて、比較信号出力端子18を省略している
点、所定の１個のIP回路（例えば141 ）の出力ノードと
スキャンデータ出力端子16との間に、前記比較回路17の
比較出力信号COMPARE SIGNALの論理レベルに応じて活性
／非活性状態の制御が可能なバッファ回路61を挿入した
点が異なり、その他は同じであるので、図１中と同一符
号を付している。
ックICと比べて、比較信号出力端子18を省略している
点、所定の１個のIP回路（例えば141 ）の出力ノードと
スキャンデータ出力端子16との間に、前記比較回路17の
比較出力信号COMPARE SIGNALの論理レベルに応じて活性
／非活性状態の制御が可能なバッファ回路61を挿入した
点が異なり、その他は同じであるので、図１中と同一符
号を付している。
【００３３】上記構成のロジックICによれば、第１の実
施形態のロジックICと基本的に同様の動作が得られる
が、次の点で動作が異なる。
施形態のロジックICと基本的に同様の動作が得られる
が、次の点で動作が異なる。
【００３４】即ち、IP回路141 〜143 の全出力信号を比
較回路17で比較した結果、一致した場合（比較出力信号
COMPARE SIGNALが"H" レベル）には、バッファ回路61が
活性状態になり、所定の１個のIP回路141 のスキャン出
力データがバッファ回路61を経由し、スキャンデータ出
力端子16を経て外部に出力する。
較回路17で比較した結果、一致した場合（比較出力信号
COMPARE SIGNALが"H" レベル）には、バッファ回路61が
活性状態になり、所定の１個のIP回路141 のスキャン出
力データがバッファ回路61を経由し、スキャンデータ出
力端子16を経て外部に出力する。
【００３５】これに対して、比較回路17で比較した結
果、不一致であった場合（比較出力信号COMPARE SIGNAL
が"L" レベル）には、バッファ回路61が非活性状態にな
り、所定の１個のIP回路141 のスキャン出力データがス
キャンデータ出力端子16を経て外部に出力することはな
い。
果、不一致であった場合（比較出力信号COMPARE SIGNAL
が"L" レベル）には、バッファ回路61が非活性状態にな
り、所定の１個のIP回路141 のスキャン出力データがス
キャンデータ出力端子16を経て外部に出力することはな
い。
【００３６】したがって、スキャンデータ出力端子16に
スキャン出力データを出力するか否かによって比較結果
を外部に通知することが可能になり、第１の実施形態の
ロジックICと比べて比較信号出力端子18を省略できると
いう利点がある。
スキャン出力データを出力するか否かによって比較結果
を外部に通知することが可能になり、第１の実施形態の
ロジックICと比べて比較信号出力端子18を省略できると
いう利点がある。
【００３７】
【発明の効果】上述したように本発明の半導体集積回路
によれば、同一チップ上に搭載された実質的に同一構成
の複数のモジュール回路のスキャンテストを行う際、複
数のモジュール回路に搭載されるF/F 数に依存してスキ
ャンシフト時間が増大することを抑制し、チップ単価の
高騰を抑制することができる。
によれば、同一チップ上に搭載された実質的に同一構成
の複数のモジュール回路のスキャンテストを行う際、複
数のモジュール回路に搭載されるF/F 数に依存してスキ
ャンシフト時間が増大することを抑制し、チップ単価の
高騰を抑制することができる。
【図１】本発明の第１の実施形態に係るロジックICの一
部を示す回路図。
部を示す回路図。
【図２】図１中の複数個のIP回路の構成の一例を概略的
に示す回路図。
に示す回路図。
【図３】図１中のセレクト回路SEL の一例を示す回路
図。
図。
【図４】図１中の比較器COMPARE の一例を示す回路図。
【図５】図４の比較器COMPARE の一具体例を示す回路
図。
図。
【図６】本発明の第２の実施形態に係るロジックICの一
部を示す回路図。
部を示す回路図。
【図７】従来のロジックICのスキャンテストを行う際の
一例を示す回路図。
一例を示す回路図。
111 〜11n …入力端子、 12…ロジック回路等、 13…セレクト回路(SEL) 、 141 〜143 …IP回路(IP1,IP2,IP3) 、 15…出力バッファ回路、 16…スキャンデータ出力端子、 17…比較器(COMPARE) 、 18…比較信号出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 内野 雅弘 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 (72)発明者 木村 裕一 神奈川県川崎市川崎区日進町７番地１ 東 芝情報システム株式会社内 Ｆターム(参考） 2G032 AC02 AC10 AG01 AK02 AK16
Claims (5)
- 【請求項１】 少なくとも主たる構成が同一の複数個の
モジュール回路と、 スキャンテスト時にスキャンシフトデータを前記各モジ
ュール回路の入力端子に共通に並列に供給する回路と、 前記各モジュール回路のうちの１個の回路のスキャン出
力データを外部に出力するスキャンデータ出力端子と、 前記各モジュール回路の同一の出力端子の出力信号同士
を比較し、比較結果の真偽を出力する比較器と、 前記比較器の比較出力信号を外部に出力する比較信号出
力端子とを具備することを特徴とする半導体集積回路。 - 【請求項２】 少なくとも主たる構成が同一の複数個の
モジュール回路と、 スキャンテスト時にスキャンシフトデータを前記各モジ
ュール回路の入力端子に共通に並列に供給する回路と、 前記各モジュール回路の同一の出力端子の出力信号同士
を比較し、比較結果の真偽を出力する比較器と、 前記各モジュール回路のうちの１個の回路のスキャン出
力データが入力し、前記比較器の比較出力の比較結果の
真偽に応じて活性あるいは非活性状態に制御されるバッ
ファ回路と、 前記バッファ回路のスキャン出力データを外部に出力す
るスキャンデータ出力端子とを具備することを特徴とす
る半導体集積回路。 - 【請求項３】 通常動作時には通常のデータを選択して
前記各モジュール回路の入力端子に別々に供給し、スキ
ャンテスト時にはスキャンシフトデータを選択して前記
各モジュール回路の入力端子に共通に並列に供給するセ
レクト回路をさらに具備することを特徴とする１または
２記載の半導体集積回路。 - 【請求項４】 前記各モジュール回路は、複数のフリッ
プフロップ回路がシリアルに接続されたスキャン回路部
とその他の回路部とを有し、前記スキャン回路部の構成
は各モジュール回路で共通であることを特徴とする請求
項１乃至３のいずれか１項に記載の半導体集積回路。 - 【請求項５】 前記比較器は、各モジュール回路の複数
の出力信号のうちの対応する出力信号同士を複数の比較
回路で比較し、各比較結果をビット圧縮回路で１つの出
力に纏めて出力することを特徴とする請求項１乃至４の
いずれか１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393410A JP2002196045A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393410A JP2002196045A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002196045A true JP2002196045A (ja) | 2002-07-10 |
Family
ID=18859221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000393410A Pending JP2002196045A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002196045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100686182B1 (ko) * | 2006-01-27 | 2007-02-26 | 엘지전자 주식회사 | 네트워크 온 칩 내 ｉｐ 코아 스캔 테스트 제어 장치 |
| JP2008047243A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 集積回路 |
-
2000
- 2000-12-25 JP JP2000393410A patent/JP2002196045A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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